[问题] 利用 CPLD/FPGA 检查或者读取 IO 的电平，需要怎样的处理？

akuei2 · 发表于 2010-6-7 14:30:27

[问题] 利用 CPLD/FPGA 检查或者读取 IO 的电平，需要怎样的处理？

接触类似的问题很少？之前的实验经验，都是使用两级或者3级的寄存器用于过滤noise

input Pin_In

reg F1;
reg F2;

always @ ( posedge CLK or negedge RSTn )
if( !RSTn )
      begin
         F1 <= 1'b0;
         F2 <= 1'b0;
      end
else
      begin
         F1 <= Pin_In;
         F2 <= F1;
      end

如果要检查IO的电平，通常都是读取 F2 寄存器的值

.......
Result <= F2;

/***************************************************/

请问有什么更好的办法吗？这个办法的优点是简单，但是会有一个时钟的延迟。
设计对时钟比较敏感 ......

ngzhang · 发表于 2010-6-7 14:42:16

不要延迟的话，当然是用一个输入信号的时钟了，变成同步时序就行了。否则同步器是必需的。

akuei2 · 发表于 2010-6-7 15:29:20

嗯，感谢楼上的！

[问题] 利用 CPLD/FPGA 检查或者读取 IO 的电平，需要怎样的处理？

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