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标题: 咨询技术上问题，关于高速差分信号线阻抗值匹配 [打印本页]

作者: ffbiao 时间: 2024-7-4 16:32
标题: 咨询技术上问题，关于高速差分信号线阻抗值匹配
请问各位坛友，有一个技术问题咨询，关于高速信号线，例如DSI、CSI或者DDR4L，它们差分信号要求的一般是100欧。Gerber给到PCB板厂，板厂说无法满足做到100欧阻抗值，只能做到93欧左右，如果按照这个值调整生产PCB，是否可行？

备注，板厂回复，L3层3.5/6.1mil差分100欧姆我司按照极限调整线宽，阻值无法达到贵司要求，建议按93欧姆+/-10%进行控制。

作者: myiccdream 时间: 2024-7-4 17:10
你这不是在给自己找麻烦。一般如果有阻抗的需求，都是事先和板厂确认一下阻抗。然后根据板厂的反馈layout.
手册要要求100 ，范围就是90~110.
板厂在给改一下，那就是82~100了。
大多数情况下，阻抗只要连续就不会出事，就是这事很膈应人

作者: ffbiao 时间: 2024-7-4 17:15

myiccdream 发表于 2024-7-4 17:10
你这不是在给自己找麻烦。一般如果有阻抗的需求，都是事先和板厂确认一下阻抗。然后根据板厂的反馈layout ...
(引用自2楼)

板厂给了计算阻抗匹配的工具，但是如果按照工具计算出来的值做layout，bga芯片封装无法扇出。一言难尽。

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