外设先上电，导致CPU IO电源轨存在灌电流
1.设计中经常使用核心板+底板设计方式，核心板设计为最小系统，底板加入外围拓展的芯片，底板的网口PHY芯片（或其他芯片） io 3.3V先上电（相比CPU IO），会存在灌电流，推高cpu IO电压.2.核心板上加了一片CPLD控制cpu上电时序（CPLD肯定要先上电才能控制上电时序），还用于电平转换接到了cpu的IO口，也会推高CPU IO电压
这种如何规避呢，难道设计中外设IO要和CPU io同时上电，接插件保留共用外设io电源
网上卖的那种最小系统核心板怎么设计的呢，没看到对底板有什么要求啊，难道不存在外设IO的问题 要是简陋点可以参考STC的datasheet里串口防倒灌电路，要是豪华点可以用点什么三态输出的bus buffer挡一下，buffer直接上电，但CPU没准备好就不让它输出。 核心板先上电，再使能外设电源开启。。。。 有些CPU上电时序严格的如果有灌电流是有很大概率没法启动的，比如NXP 1052。
方法就是CPU要最先给电，其他外设默认没电，由CPU供电或CPU管脚使能外设供电。如果从外部进来的总线，加buffer. 上电先逻辑后驱动，断电先驱动后逻辑，以前是不是这么说的 让主ⅠC睡眠，只要每次上电保让主ⅠC还在唾眠，就能保持IO 电源管理芯片，时序控制 PHY 的数据先和CPU 连接加继电器隔离， CPU 启动后，接通继电器器， 完美 lb0857 发表于 2023-3-6 21:52
电源管理芯片，时序控制
(引用自7楼)
现在就是用CPLD控制上电时序的，兼有cpu接口电平转换，但是CPLD一旦先上电，必然推高 CPU IO电源轨，感觉不能用于电平转换了，但是又好浪费 polarbear 发表于 2023-3-7 09:43
PHY 的数据先和CPU 连接加继电器隔离， CPU 启动后，接通继电器器， 完美
(引用自8楼)
倒是一种方式，继电器能过多高速率，有百兆多吗 Firman 发表于 2023-3-6 21:41
让主ⅠC睡眠，只要每次上电保让主ⅠC还在唾眠，就能保持IO
(引用自6楼)
一上电就工作，没有睡眠状态 lusson 发表于 2023-3-6 20:48
有些CPU上电时序严格的如果有灌电流是有很大概率没法启动的，比如NXP 1052。
方法就是CPU要最先给电，其他 ...
(引用自4楼)
现在倒是能工作，担心后续出问题。CPU io电源轨没使能，就有1.3V电压了，正常电压为1.8V
连外部时钟振荡器先工作，都会推高cpu io电源轨单压
看样子只能协商底板外设供电晚点了
z123 发表于 2023-3-6 19:30
核心板先上电，再使能外设电源开启。。。。
(引用自3楼)
核心板先上电，CPU IO有电会不会影响外设电源轨呢，也在思考这个问题，感觉CPU IO和外设共用电源轨是不是最好的方式 本帖最后由 z123 于 2023-3-7 10:22 编辑
狂羁青马 发表于 2023-3-7 09:59
核心板先上电，CPU IO有电会不会影响外设电源轨呢，也在思考这个问题，感觉CPU IO和外设共用电源轨是不是 ...
(引用自13楼)
1、一般只管CPU正常启动就好；再使能外设供电，目前没遇到过啥问题；如果真有这个问题，估计用个二极管隔断加上拉那种，就好了；
2、用MOS管加使能，可以衍生很多受控电源轨道出来；
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