74HC164出现这种波形，这可能是什么情况引起的？
74HC164:QA输出是对的。QB之后输出都是错的，只输出了一个尖脉冲。
感觉内部的D触发器是对的，只是不知道为什么不能输出。
換芯片看下 这波形是什么仪器测的？ keshipt 发表于 2023-2-17 17:52
这波形是什么仪器测的？
(引用自3楼)
手绘的，根据示波器看到的波形。示意一下。 Halley 发表于 2023-2-17 17:48
換芯片看下
(引用自2楼)
没多余件，我想芯片应该没毛病，应该还是我电路哪里没考虑到。 kv2004 发表于 2023-2-17 17:59
没多余件，我想芯片应该没毛病，应该还是我电路哪里没考虑到。
(引用自5楼)
频率太高了，示波器太破了，带宽太低，看不到。。。 Clk时钟是不是太高了 dz20062008 发表于 2023-2-17 18:58
Clk时钟是不是太高了
(引用自7楼)
忘了说了，脉冲宽度毫秒级的。 第9引脚悬空了？ 矩阵时间 发表于 2023-2-17 20:25
第9引脚悬空了？
(引用自9楼)
第9脚是 清空/复位 脚，直接接到电源正极。 本帖最后由 kv2004 于 2023-2-18 15:22 编辑
wye11083 发表于 2023-2-17 18:37
频率太高了，示波器太破了，带宽太低，看不到。。。
(引用自6楼)
黄线是CLK
蓝线是Qn
其他信号，A/B 和清空 信号 都是正确供给。
CLK经过若干脉冲后：
正常时波形：
放大正常波形：
异常(尖峰)波形：
放大尖峰波形：
--------
CLK频率很低；
拉升时，有点弱，不过，从波形能看出来，并没有影响内部D触发器的传递，因为Qn的响应，对应了正确的脉冲个数。
芯片已经换过一次，效果一样。
供电电压是4.8V 以前芯片靠0.1uf去耦，现在又并联一个10uf钽电容。
时钟信号为何如此不陡峭？ 上拉靠电阻，
后来又减小了电阻到了五百欧，微秒拉升，结果照旧。 kv2004 发表于 2023-2-18 08:31
上拉靠电阻，
后来又减小了电阻到了五百欧，微秒拉升，结果照旧。
(引用自13楼)
加个几百pf电容试试 Xujuango 发表于 2023-2-18 08:42
加个几百pf电容试试
(引用自14楼)
内部D触发器没错(通过正确输出和错误尖峰的输出位置判断)，已经说明A/B和CLK信号的正确了。主要是输出问题--Qb之后的尖峰。今天进村买点 LS 和 HC 的试试。 Xujuango 发表于 2023-2-18 08:24
时钟信号为何如此不陡峭？
(引用自12楼)
能出这样平滑的时钟也是很神奇了 dz20062008 发表于 2023-2-18 13:48
能出这样平滑的时钟也是很神奇了
(引用自16楼)
不陡峭的上升沿会影响输出吗？
它没影响内部D触发器——从对应输出口的毛刺波形看出来。
本帖最后由 dz20062008 于 2023-2-18 14:23 编辑
kv2004 发表于 2023-2-18 14:10
不陡峭的上升沿会影响输出吗？
它没影响内部D触发器——从对应输出口的毛刺波形看出来。
...
(引用自17楼)
有没有测量芯片的供电是不是也出现了这样的毛刺，检查芯片供电与接地是不是正常，很像是电源问题。芯片没有接供电是不是
竞争冒险？估计是芯片设计问题，如果速度不高，输出接一个104电容即可滤出这种毛刺。介意就换芯片试试。 saccapanna 发表于 2023-2-18 14:36
竞争冒险？估计是芯片设计问题，如果速度不高，输出接一个104电容即可滤出这种毛刺。介意就换芯片试试。 ...
(引用自19楼)
Qn上各加了1000P,输出对了。 本帖最后由 kv2004 于 2023-2-18 20:46 编辑
1 Qn加1000P，原电路其他不改动，毛刺变正常脉冲。
2 不用1，在CLK上对地加1000P，然后减少上拉电阻值，也能让毛刺变正常脉冲 --因观察到，CLK上升时有300mV波动，但加电容后波动仍有300mV，但稍平滑。
后果是 ,但只能拉到1V，对HC电路也在工作范围，暂没影响到逻辑。
3 最后综合 1+2处理，现在正常。
最后，说一下，1,电路问题，对要求上升沿触发又没有施密特输入的逻辑芯片，却没使用强力上拉，靠电阻拉上去，那么，电源的一点波动，问题出现；
2,芯片本身可能也有问题，如果这个波动让D触发器向后挪位，那也能让我早点发现问题,但D触发器正常，只是不知什么因素影响到了输出。 你芯片缺靠近的退耦电容吧 NJ8888 发表于 2023-2-18 16:34
你芯片缺靠近的退耦电容吧
(引用自22楼)
不缺，
104就近，最短连线，不绕弯。
后来又并了一个 10u 钽电容。效果依旧。
虽然我知道，104在很多时候都很有用。 kv2004 发表于 2023-2-18 16:31
1 Qn加1000P，原电路其他不改动，毛刺变正常脉冲。
2 不用1，在CLK上对地加1000P，然后减少提升电阻值，也 ...
(引用自21楼)
就是CLK加电容啊。输出不需要加 本帖最后由 kv2004 于 2023-2-18 16:50 编辑
Xujuango 发表于 2023-2-18 16:38
就是CLK加电容啊。输出不需要加
(引用自24楼)
输出加电容，效果立刻变正常。
在没有上述输出电容的情况下，CLK加1000p电容，没效果，还要减少上拉电阻，我之前的上拉是5K,，并了一个300Ω才正常。
我认为164的内部D触发器，没有受CLK波动影响，CLK上的波动却能影响到Qn的输出。
说个题外话，今天为买164去了一趟中关村，发现附近好凄凉。知春没了，新中发半死，老中发清静了，家乐福黄了，鼎好黄了，海龙黄了。中午想在中发边的麦当劳吃顿饭，还没网，没吃上。 kv2004 发表于 2023-2-18 16:31
1 Qn加1000P，原电路其他不改动，毛刺变正常脉冲。
2 不用1，在CLK上对地加1000P，然后减少提升电阻值，也 ...
(引用自21楼)
怀疑芯片也有问题、不知是否用的国产片？因为我从没遇到过楼主的问题（从不用国产片） 本帖最后由 hecat 于 2023-2-19 10:08 编辑
查了规格书，这货对时钟上升沿速率有要求，太慢的上升沿会导致逻辑出错，这与内部设计有关。
平常还真不会注意这个问题，一般认为只要时钟边沿保持单调，干净无毛刺就行，不会认为太慢的上升沿会对逻辑功能产生影响。
如果有编程器，用数字电路测试功能测试一下就行了。
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