请问DDR3 我设置的这三组等长 每一组的信号线对吗？
如题，之前验证过一版 已经工作，第二版要拉近尺寸，变化比较大，所以规则这块不是很放心所以想请问下 各位坛友 ，求个心安第一组 ： DDR3_D7~DDR3_D0 MEM_DM0 (MEM_DQS0_P MEM_DQS0_N）
第一组 : DDR3_D15~ DDR3_D8 MEM_DM0 （MEM_DQS1_P MEM_DQS1_N）
第三组 : MEM_ADD14~MEMADD0 MEM_BANK0MEM_BANK1MEM_BANK2 MEM_CAS# (MEM_CLK0_NMEM_CLK0_P)MEM_MA0_CAE0MEM_MA0_CS_L0 MEM_MA0_ODT0 MEM_RAS#MEM_WE#
3个问题：
1.上面的分组是否正确
2.MEM_RESET# 是否需要计入第三组等长
3.三组内是100mil 以内， 三组间需要控制吗？
赛灵思 UG583
myiccdream 发表于 2022-12-16 11:24
赛灵思 UG583
(引用自2楼)
哇 原来官方还有手册的 我去研究下 感谢 赛灵思的芯片有内部pin delay cloudxxcloud 发表于 2022-12-19 22:03
赛灵思的芯片有内部pin delay
(引用自4楼)
你说的是 serdes的 idelay 吧，我接的ZYNQ 的 PS端的DDR ,可能调用不到这个idelay
ackyee 发表于 2022-12-20 00:13
你说的是 serdes的 idelay 吧，我接的ZYNQ 的 PS端的DDR ,可能调用不到这个idelay
...
(引用自5楼)
PIN delay是芯片内部IO模块到焊球这部分延时。内部也是走线过来的，而且长度不一样，做等长的时候要考虑这部分不等长并补偿进去。 ackyee 发表于 2022-12-20 00:13
你说的是 serdes的 idelay 吧，我接的ZYNQ 的 PS端的DDR ,可能调用不到这个idelay
...
(引用自5楼)
你看看Vivado里面，我记得这部分IO有长度数值 leeseel 发表于 2022-12-22 15:04
PIN delay是芯片内部IO模块到焊球这部分延时。内部也是走线过来的，而且长度不一样，做等长的时候要考虑 ...
(引用自6楼)
{:sad:}刚刚做完全部等长， 一看到 pin delay 的消息，心凉了半截哈哈哈哈
这个差别大的吗 ackyee 发表于 2022-12-22 16:25
刚刚做完全部等长， 一看到 pin delay 的消息，心凉了半截哈哈哈哈
这个差别大的吗 ...
(引用自8楼)
这个得看具体的芯片型号和DDR跑多块了 leeseel 发表于 2022-12-22 17:48
这个得看具体的芯片型号和DDR跑多块了
(引用自9楼)
我查了下，芯片内部竟然差了好几百mil 本帖最后由 leeseel 于 2022-12-23 11:21 编辑
ackyee 发表于 2022-12-22 19:00
我查了下，芯片内部竟然差了好几百mil
(引用自10楼)
我看了一下我的7Z020 lcg400 ，每一组差20ps ackyee 发表于 2022-12-22 19:00
我查了下，芯片内部竟然差了好几百mil
(引用自10楼)
有的差1000多mil,不知道vivoda的数据准不准 leeseel 发表于 2022-12-23 11:15
我看了一下我的7Z020 lcg400 ，每一组差20ps
(引用自11楼)
20ps换算成 mil等于120mil 了{:sleepy:} 标准规范是 等长设置不超过 50mil，也就是芯片出来就超过标准了 ，需要外部补偿
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