makesoft 发表于 2022-3-14 10:02:45

哪些VERILOG语句是在QUASTUS II里面是可综合的？

哪些VERILOG语句是在QUASTUS II里面是可综合的？

介绍VERILOG HDL语言中一般都是说很少的语句是可综合的，但具体落实到编译环境，还是需要知道具体有哪些可以使用，比如说FOR循环，很多例子是可综合的，很多说法是仅限于仿真分析，哪儿能找到具体的文件呢？

ackyee 发表于 2022-3-14 10:20:39

本帖最后由 ackyee 于 2022-3-14 10:22 编辑

for循环确实书上说仅限于仿真 ，但是实际各大FPGA平台 都对for做出了有限的可综合（我认为这部分 其实是 EDA 工具在代码阶段自动帮我们展开了， 其实最终综合之前代码已经被编译器展开了），    实际你用的时候就把FOR 当作是把内部的 逻辑多次展开来看就好

用于寄存器的初始化 比较省代码，看着也简洁， 否则 全部展开来写太占 代码行了

wye11083 发表于 2022-3-14 12:27:12

ackyee 发表于 2022-3-14 10:20
for循环确实书上说仅限于仿真 ，但是实际各大FPGA平台 都对for做出了有限的可综合（我认为这部分 其实 ...
(引用自2楼)

其实应该用generate-for，这个是标准模块复制代码。

cztian 发表于 2022-3-14 13:53:50

我手里的MAX+plus II帮助文档里面是说了啥可以综合的，Quartus II相比只能更多。
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