12年的FPGA开发经验，如果对技术不敬畏，相当于小白
最近两三年手写FPGA代码比较少，写的大部分都是基于之前产品开发维护的。这几周开始动手写一个SPI的驱动，写完代码直接上板测试，然后在线工具调试，以为自己是老手，不用做仿真。结果真的是事倍功半啊！
基本功能做出来乐，发现锁相环输出时钟不准，这是个系统问题！！！先是查参考时钟频率是否准确，再查配置参数，一圈下来还是FPGA加信号在线调试，折腾了一天，发现还是底层SPI驱动，第一个寄存器latch没有生效！
总结：即使是自己经验非常丰富，开发小的工程，也要按照基本的流程来，一步一步打扎实基础。不然的话，大楼越高越危险！
N多年前，就提醒自己做技术不能有任何侥幸心里。否则早晚要吃亏的。 10年技术，胆子越来越小{:sweat:}。胆子越小越发不了财{:lol:} 我们做FPGA也是 分割好单元模块和功能定义，一个一个独立测试，当然测试过的老模块除外，然后再一起搞。
一些大的工程找起bug来简直崩溃。 光综合一次就得半天。
最近刚把原来的I7 8700升级到I7 12700，vivado做的太烂了，根本发挥不出来处理器性能。 之前看过公司招的一批简历，工作一两年的都是各种精通，工作时间长的一般也就是熟练掌握xx，熟悉xx，真是懂得越多，才知道自己懂的很少 我重来不做仿真，主要是不懂怎样仿真，菜鸟一只，靠在线触发抓波形和外部逻辑分析仪 以前ZYNQ很便宜的时候，我还是会推荐客户用外设充足的ARM SOC。别人卖SOC就是卖的外设设计，已经久经考验的逻辑设计。自己做外设很灵活，也很费时间，测试验证工作量大，还经常发现问题返工。 我習慣了前仿真，然後綜合約束通過，基本上首次下載就可以正常工作
前仿真用第三方開源的小工具更方便
推荐开源 fpga 仿真工具：小巧的 iverilog 和使用 python 的 cocotb
https://www.amobbs.com/thread-5717692-1-1.html dukelec 发表于 2022-2-20 21:32
我習慣了前仿真，然後綜合約束通過，基本上首次下載就可以正常工作
前仿真用第三方開源的小工具更方便
(引用自8楼)
这个前仿真是否要比modelsim的要快一些？ 一直用modsim+debussy仿真，所有的波形都能提取观察，只可惜windows下debussy不更新了 请教楼主一个问题，FPGA上电后有400ms左右时间引脚的电平不受控制，这个是个啥情况？
上电后需要从外置存储芯片加载程序，可能是这段时间的引脚要输出高低电平？
楼主遇到过这个问题没？ 20多年技术，胆子越来越小。胆子越小越发不了财 敬畏技术 敬畏市场 10多年技术，胆子越来越小。 我一般写一些简单的逻辑，只用vivado和ise自带的功能仿真 学习，收藏 本帖最后由 dukelec 于 2022-2-21 17:19 编辑
谭春林 发表于 2022-2-21 08:33
这个前仿真是否要比modelsim的要快一些？
(引用自9楼)
沒試過特別複雜的，反正小項目仿真，開源的仿真速度應該比 modelsim 軟件窗口啓動的速度更快
用開源的方式，可以寫很多測試用例，每次修改代碼之後，可以跑一個腳本把所有測試用例都過一遍，譬如：
https://github.com/dukelec/cdbus_ip/tree/master/tests
而單個測試用例寫起來也比較簡單。 xinjin 发表于 2022-2-20 21:05
我重来不做仿真，主要是不懂怎样仿真，菜鸟一只，靠在线触发抓波形和外部逻辑分析仪 ...
(引用自6楼)
那一定要注意啊，小项目还好点，但是大项目真的不该 九月 发表于 2022-2-21 09:18
请教楼主一个问题，FPGA上电后有400ms左右时间引脚的电平不受控制，这个是个啥情况？
上电后需要从外置存储 ...
(引用自11楼)
上电配置加载是由专门配置引脚指定这个IO状态的,configuration user guide有明确指出 lb0857 发表于 2022-2-21 09:39
敬畏技术 敬畏市场
(引用自13楼)
是的，一起加油 boyiee 发表于 2022-2-20 19:11
我们做FPGA也是 分割好单元模块和功能定义，一个一个独立测试，当然测试过的老模块除外，然后再一起搞。
一 ...
(引用自4楼)
是的，看着是费时间，其实是省时间，做的产品还稳定 写汇编OTP裸片单片机大批量的那才担惊受怕呢，小心翼翼得要抓狂，成本高，怕返工 。
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