ackyee 发表于 2022-1-29 02:24:14

调用了DSP48 在IP中增加了流水线，可输出跟时钟没有对齐，求教

如题，刚一直没想通， 增加了多级流水线，最终输出的那一端也增加了流水线，我个人理解应该是输出的地方在DSP48增加了 寄存器， 这样理论上应该是和CLK 上升沿对齐的， 可仿真出来结果不是这样的， 是仿真的问题吗？ 还是我想的有问题？

wye11083 发表于 2022-1-29 02:40:58

你又大惊小怪了。。reg输出本来就是有延迟的，而且受限于前仿的tsu=0的bug，多时钟仿真甚至要手动把所有reg甚至是wire输出加个足够长（>=0.5ns）的delay，确保延迟后的数据远远滞后于采样时钟。否则仿真器看心情加载新数据和老数据（clock doubler。。）。

ackyee 发表于 2022-1-29 02:46:36

本帖最后由 ackyee 于 2022-1-29 02:52 编辑

wye11083 发表于 2022-1-29 02:40
你又大惊小怪了。。reg输出本来就是有延迟的，而且受限于前仿的tsu=0的bug，多时钟仿真甚至要手动把所有reg ...

哈哈，大神还没睡呀，今天在试验用一个dsp48完成两个8位乘法，来拓展资源的时候发现这个延时问题的，身边没人问，也只好这边来请教了
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