如何解决block design中validate出现的警告
在vivado Block Design中进行Validate Design后出现下面的警告，但是在aximm中发现Id Width是自动(Auto)的，为什么没有设置成相应的呢？ 看user signals！另外awuser/aruser一般可以不管 wye11083 发表于 2021-12-29 21:26看user signals！另外awuser/aruser一般可以不管
是的，应该看user signals,也都是自动的。另外还想问两个问题：1：当自定义IP中需要引用Xilinx ip时，在 "Synthesis Options" 中是选择"Global" 还是"Out of Context per IP"，看到有人说网表文件不能嵌套使用。2：当我对block design进行修改时，design sources中的源文件会丢失，重新添加相对应的IP核也没有用 LIU12581 发表于 2021-12-30 10:11
是的，应该看user signals,也都是自动的。另外还想问两个问题：1：当自定义IP中需要引用Xilinx ip时，在...
重新validate就行了。默认的就行，不需要特别处理。你就记住一点就行：block design可以一行代码不写。 wye11083 发表于 2021-12-30 10:32
重新validate就行了。默认的就行，不需要特别处理。你就记住一点就行：block design可以一行代码不写。 ...
好的，我试一下
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