LIU12581 发表于 2021-11-19 16:23:13

关于axi_lite_slave verilog模板与vhdl模板冲突的问题


根据要求 axi_araddr应该设置为0，但是为什么在提供的vhdl模板中设置为“1...1"呢？

wye11083 发表于 2021-11-19 17:28:57

不用管。主要和复位电平和异步复位有关。你声明的是0那就=0，否则会带来额外的资源开销。
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