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LIU12581 发表于 2021-11-18 23:22:03

关于verilog 转 VHDL【标题不合格】

verilog:         slv_reg0 <= {C_S_AXI_DATA_WIDTH{1'b0}};

相关定义：          C_S_AXI_DATA_WIDTH ： integer ：= 32；
            signal slv_reg0 ：std_logic_vector(C_S_AXI_DATA_WIDTH-1 downto 0);

直接转换成：slv_reg0 <= (others => '0'); 可以吗？
这样前提应该是把C_S_AXI_DATA_WIDTH 当成常量吧，有没有把这个当成变量的写法呢？

zkf0100007 发表于 2021-11-18 23:27:50

可以的，C_S_AXI_DATA_WIDTH当成常量

NJ8888 发表于 2021-11-19 05:54:11

位宽变好像只能预留最大宽度用

armok. 发表于 2021-11-19 07:05:09

“关于verilog 转 VHDL”标题不合格。请自行修正。

帖子标题必须能充分说明帖子的内容。如你要问AVR的ADC如何才能测量得比较准确，“AVR的ADC如何消除干扰测量得比较准确？”是合格的标题。不合格举例：
    1：小女子冰天雪地裸体跪求解决方法
    2：救命啊...
    3：高手请出招，一个无法解决的AVR问题
    4：一个困扰学习单片机初学者，惊动单片机开发者的难题
    5：AVR的ADC测量   （点评：你到底是问问题，或是有技术心得与大家分享？）

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