[求助]请问FPGA源码有什么加密/扰码的方法吗？
有些verilog代码需要给别人，但是希望他们别那么容易推出这些代码实现的原理，想加密或者把信号扰码一下。请问大佬们有没有好的verilog代码加密或对信号扰码办法？ prj 复杂吗? 如果要提供给别人。别人还是会看懂的。只是时间关系 没有。。目前只能生成netlist，且名字都是可读的。。
xilinx你可以提供ngc或用synplify生成netlist再花上半天功夫手动混淆（基本是唯一的办法了）。 使用vivado加密用户ip
https://blog.csdn.net/weixin_46718879/article/details/105557017
官方文档
https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_2/ug1118-vivado-creating-packaging-custom-ip.pdf VCS -Xman 参数可以做这个事
Verilog不加注释，已经很加密了，然后把变量改成a1,a2,a3,a4……，人类只能看到哭 dellric 发表于 2021-8-6 16:04
Verilog不加注释，已经很加密了，然后把变量改成a1,a2,a3,a4……，人类只能看到哭 ...
我就是要找这样的软件啊，自己看的代码还是要保留注释和格式的，输出的就转一下信号名就好，如果对方能力强，能看得懂，我也认。 合成成generic netlist(用 verilog logic operator 表示的 netlist)，可以增加解讀困難用不會被平台限制。 jarodzz 发表于 2021-9-14 16:59
合成成generic netlist(用 verilog logic operator 表示的 netlist)，可以增加解讀困難用不會被平台限制。 ...
(引用自8楼)
请问这个怎么操作呢？ initrd 发表于 2022-4-3 17:25
请问这个怎么操作呢？
(引用自9楼)
我以前是用design compiler(DC) 或 RTL compiler(RC) 弄出來的，這兩個tool是 IC design font-end 用的 synthesizer。
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