阻抗多层板继续讨论：阻抗推荐值以推荐线宽是否合适
本帖最后由 limeng 于 2017-12-20 22:16 编辑初步设计，非最终稿，大家继续讨论，最终出一个通用标准，讨论还有那些阻抗，以下层压结构是否合理
调整后的层压结构：
阻抗值以线宽推荐值：
沙发，支持下。
友情提示：”非最终搞“ 错别字{:smile:} 板厚呢？ yondyanyu 发表于 2017-12-20 22:49
板厚呢？
这是成品1.6 平时用到的就这几种阻抗 aammoo 发表于 2017-12-21 09:59
平时用到的就这几种阻抗
还有没其它的阻抗，这种线设计的话是否有合理 3313的介电常数为多少？ Monklong 发表于 2017-12-21 16:42
3313的介电常数为多少？
3313为3.9左右 一般只有带ddr的单端阻抗要求较高，
但DDR3/4 的走线一般在4mil左右。
starli 发表于 2017-12-21 18:38
一般只有带ddr的单端阻抗要求较高，
但DDR3/4 的走线一般在4mil左右。
4mil 是半固片选的更薄 Monklong 发表于 2017-12-21 18:56
4mil 是半固片选的更薄
更薄则隔离不好 用SI9000算了下阻抗差不多，你给的线宽，如果真能有这个标准，嘉立创打板的性价比真是太高了。 话说什么时候有allegro的器件库呀？ 板厚1.0的呢？一般射频的板子都用1.0厚度的！ 本帖最后由 wy2000 于 2017-12-22 10:01 编辑
先有推荐值，如果要求再高的就去能做阻抗的地方做。实际上大部分地方已经够了
另外建议 除了给出英制的mil 公制 mm也最好给一下换算里面的误差可不小 需要板厚1.0mm的。
双层板是不是影响不大呢？双层板有没有做阻抗控制的。很多RF板子为了节省成本，也做成双层板了 本帖最后由 mxz 于 2017-12-22 15:46 编辑
按这个叠层设计我计算了下表层的阻抗
100欧差分阻抗
5mil/8mil 是 98.56 (请忽略与老大计算的100ohm细小误差)
4mil/5mil 是 99.20
90欧差分阻抗
6mil/7mil 是 89.89 (请忽略与老大计算的90ohm细小误差)
5mil/4.5mil 是 89.86
老大给出的间距太宽了，不能接受，按照我这个计算的小间距还是能接受的。
之前的0.2mm根本不能使用，所以没有在jlc这边打样
不知道新的叠层，什么时候能上线呢？好想试试看在jlc打样。。
mxz 发表于 2017-12-22 15:14
按这个叠层设计我计算了下表层的阻抗
100欧差分阻抗
5mil/8mil 是 98.56 (请忽略与老大计算的100ohm细小误 ...
2个月内 mxz 发表于 2017-12-22 15:14
按这个叠层设计我计算了下表层的阻抗
100欧差分阻抗
5mil/8mil 是 98.56 (请忽略与老大计算的100ohm细小误 ...
能不结普及一下，不同阻抗线的应用，或是出些辛苦费来帮我们上上课 本帖最后由 mxz 于 2017-12-23 11:28 编辑
limeng 发表于 2017-12-22 20:55
能不结普及一下，不同阻抗线的应用，或是出些辛苦费来帮我们上上课
阻抗线的应用其实很普遍呀，我了解的可能比较肤浅。
指教就谈不上了，以下只是我个人理解，欢迎高手指教。
单端信号线，就是并行信号，就是 Clk + Data0~DataX 这种组合，一般要求是50欧。
一般高速并行接口器件都是这种要求，例如 SDRAM、DDR、千兆网PHY之类。
90欧姆差分阻抗，好像只有 USB 使用。
我觉得这个要求其实不满足也可以，他毕竟只有一对信号而已，就算线很粗也没关系，随随便便就可以做到。
100欧差分阻抗就比较常用了，绝大部分差分信号都是100欧阻抗要求。例如DDR的CLK DQS信号，HDMI信号，MIPI信号，PCIE信号。
而这类信号一般都是成对出现，周围信号线非常密集，所以线当然是细一些，间距小一些比较好，不然容易干扰旁边的布线，而且也容易从BGA出线。
一般非HDI板的BGA极限应用就是0.65mm间距，0.25mm焊盘这种BGA，都是5mil出线，6mil无法出线。所以我认为之前jlc的订单基本都是被6mil和0.3mm过孔这两个规则挡住了。因此要保证叠层设计阻抗匹配至少在5/5mil条件下可以满足50欧单端阻抗和100欧差分阻抗。90欧可以不满足，因为用的较少，妥协做法是从BGA 5mil出线，出来后改粗点就可以了。
另外我在说下过孔的高密度应用。。
0.65mm间距的BGA，非高密度应用，内层pad要打via过孔出线，via要求是0.2mm孔径，外径是0.4mm。如果外径只能做到0.45mm，那么就要求最小线间距做到4mil。
0.65mm间距的BGA，在6层板高密度应用下，需要激光孔和盲孔支持。
由于过孔很小只有0.2mm，因此打孔的精度也要高一些，孔偏太大应该是不能接受的……
非高密度应用线宽间距4mil就已经足够。
线宽线距做到4mil以下的应用基本都是HDI板子了，肯定要支持盲埋孔、激光打孔。。
我觉得如果jlc能做到 4mil/4mil线宽线距，在 4~6mil 线宽线距内完成50欧单端阻抗和100欧差分阻抗(误差+-10%)，同时价格又不会像其他厂子那样，把线宽线距、过孔尺寸、甚至BGA焊盘的有无来作为定价依据，同时质量又做得过得去的话，那么jlc必将有大量订单！！！
mark。。。阻抗 mxz 发表于 2017-12-23 11:12
阻抗线的应用其实很普及呀，我了解的可能比较肤浅。
指教就谈不上了，以下只是我个人理解，欢迎高手指教 ...
太受益，感谢普及！ 强烈建议加入1mm的板厚选择 mxz 发表于 2017-12-23 11:12
阻抗线的应用其实很普遍呀，我了解的可能比较肤浅。
指教就谈不上了，以下只是我个人理解，欢迎高手指教 ...
再请教一下，75欧阻抗应用在那些场合 limeng 发表于 2017-12-23 15:50
再请教一下，75欧阻抗应用在那些场合
这个不清楚……没遇到过 limeng 发表于 2017-12-23 15:50
再请教一下，75欧阻抗应用在那些场合
貌似 视频信号，CVS等端子部分用的是75ohm ghhuang 发表于 2017-12-23 17:28
貌似 视频信号，CVS等端子部分用的是75ohm
CVBS？这一类频率不高。阻抗匹不匹配都没问题吧…… 有没有懂的，感谢给解答一下，有时候要配合所有的阻搞有点难，。。。。。 75欧阻抗电视就是这个值，其实好奇的是整个电视的带宽48.5M~~958Mhz（是一段一段的）这个比值相差这么大是怎么做到的 90欧姆差分阻抗，其实PCIE G2也用。按G2要求是85欧差分阻抗，为了和PCIE G1兼容，做90欧姆或者92欧姆 mxz 发表于 2017-12-23 21:13
CVBS？这一类频率不高。阻抗匹不匹配都没问题吧……
对，频率不高，不匹配影响不大。 严格的东西要匹配，要有地方调，要有仪器测，绝对不要信任任何板厂
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