EPM240输出和设定逻辑不一致,为什么?
现在用EPM240,有几个引脚作为测试脚,用AHDL语言,只改变测试脚的逻辑,非测试脚的输出也改变了,这是为什么?用的是QUARTUS 12和13 AHDL为毛要用这个方言 因为你写的程序有问题,就这么简单 3DA502 发表于 2017-7-23 14:27
AHDL
为毛要用这个方言
AHDL这个语言不好吗?有什么问题吗? Verilog VHDL这些都是普通话,AHDL是A家的方言,交流不便 想从网上找本纸质AHDL的书,一本没有,Verilog VHDL的书有的是,我用AHDL感觉挺好用 liudingding 发表于 2017-7-23 14:54
AHDL这个语言不好吗?有什么问题吗?
的确,AHDL应用的少。
但你这肯定是有问题了。要么代码有问题,要么引脚分配有问题,要么硬件电路有问题,要么测试方法有问题。
总之:有问题。慢慢查就是了,调试,一步一步来。 非测试引脚定义了么?
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