dream215 发表于 2017-6-7 15:39:49

请教一下cycloneIV和DDR的硬件连接问题

选型的DDR2有LDQS, UDQS, /LDQS, /UDQS，但是FPGA上只有DQS1、DQS2等，这个在硬件上面应该如何处理？
还有CK, /CK就接普通的差分对引脚就可以吧？
谢谢了！

mangocity 发表于 2017-6-7 16:01:06

其他处理器的经验：
内存颗粒上的 nLDQS， nUDQS 直接拉低。控制器上的 DQS0,1 分别接内存颗粒的 LDQS, UDQS。
CLK 是差分信号。

我认为 FPGA 也是同样的方式。供参考。

dream215 发表于 2017-6-7 16:07:15

mangocity 发表于 2017-6-7 16:01
其他处理器的经验：
内存颗粒上的 nLDQS， nUDQS 直接拉低。控制器上的 DQS0,1 分别接内存颗粒的 LDQS, UDQ ...

感谢{:smile:}

leeseel 发表于 2017-6-7 17:21:09

mangocity 发表于 2017-6-7 16:01
其他处理器的经验：
内存颗粒上的 nLDQS， nUDQS 直接拉低。控制器上的 DQS0,1 分别接内存颗粒的 LDQS, UDQ ...

DQS的P N引脚反了 有没有解决方案

zxq6 发表于 2017-6-8 21:04:08

leeseel 发表于 2017-6-7 17:21
DQS的P N引脚反了 有没有解决方案

那个貌似木有

leeseel 发表于 2017-6-12 21:21:04

rerainings 发表于 2017-6-12 18:41
在fpga中将信号取反就行了

连接的是zynq的PS部分，可以吗？
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