FPGA以24MHz速度读一次写一次100MHz的SRAM
FPGA以24MHz速度读一次写一次100MHz的SRAM，这个可行吗？SRAM是12ns的，按说应该好用的，现在正在调试，好像有问题。
也就是在40ns内，从SRAM读取一个字节，然后写入一个字节。 你确定12ns等于100M？ Nuker 发表于 2017-5-10 14:40
你确定12ns等于100M？
最快反应时间10ns,最慢反应时间12ns.
CY7C1059DV33-10ZSXI 看时序 ，我记的不行吧。是否同一地址？ kebaojun305 发表于 2017-5-10 16:27
看时序 ，我记的不行吧。是否同一地址？
不是同一个地址，我理解应该是没有问题的。 挂2个，乒乓操作，或者用内部ram缓冲一下 zxq6 发表于 2017-5-10 17:20
挂2个，乒乓操作，或者用内部ram缓冲一下
从时序上来说,单个也没有问题的啊. 可以的，做一个读FIFO，和一个写FIFO，读写都是24M，和SRAM连接的用100M； 仔细看了下楼主的问题，确实是可以的，原谅我当成SDRAM了。{:mad:}{:mad:} 楼主用 SRAM好有钱啊。 kebaojun305 发表于 2017-5-10 21:20
仔细看了下楼主的问题，确实是可以的，原谅我当成SDRAM了。 楼主用 SRAM好有钱啊。 ...
临时的，这个RAM是次要的，没有时间弄DDR的协议了。 参考了一下，不错，干脆CE/OE一直为低电平好了。
http://www.eefocus.com/ilove314/blog/11-09/231204_af25d.html 可以的.我之前测试过, 100M主频, 做4步状态机, 25M读写一次.读地址->OE->写地址->WR, 妥妥的, OE可以一直为低. 本帖最后由 ackyee 于 2017-5-11 08:57 编辑
可以的，不管sram速度有多块，都是按照fpga 24m的上升沿的数据点来作数据采样
比方说你的低电平输出是0，一直到上升沿，SRAM按照100M的速度的话，采样了3-4次，那相当于 sram写入了3-4次的0，但直到fpga给出改变地址的那一下，sram的值才最终确定
刚好像理解错楼主的意思了，上面的回复请无视，按照楼主的描述 相当于3个周期内完成读跟写的指令吧，这个应该是可行的
用sram有一个好处，数据不需要额外加FIFO模块，因为SRAM就可以当做是一个大fifo，或者说可以随机读取数据的缓存（fifo不能随机地址读取） a9191389 发表于 2017-5-11 00:17
参考了一下，不错，干脆CE/OE一直为低电平好了。
http://www.eefocus.com/ilove314/blog/11-09/231204_af25 ...
对的，曾经用这种方式实现过100M的连续读写 Nuker 发表于 2017-5-11 10:34
对的，曾经用这种方式实现过100M的连续读写
挺好的，我实现了96MHz的连续读或者连续写了。
下一步试试交替读写，10ns读，然后10ns写，应该也没有问题的。 qinxg 发表于 2017-5-11 08:45
可以的.我之前测试过, 100M主频, 做4步状态机, 25M读写一次.读地址->OE->写地址->WR, 妥妥的, OE可以一 ...
谢谢，我也打算做4步状态机的。 没有问题的, 可以实现. SRAM太贵, 容量有限而已. CY7C1059DV33-10ZSXI 这颗芯片这么贵。
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