使用CLK管脚来作为触发管脚,可以吗?
比如说,clk0接外部时钟信号,clk2接外部的控制按键,控制按键有高低电平,通过clk2输入给fpga,可以吗? 楼主说的是,用时钟专用管脚 当普通输入管脚吧?我用过的几款fpga可以,但不能做输出。 xivisi 发表于 2017-4-26 17:11楼主说的是,用时钟专用管脚 当普通输入管脚吧?我用过的几款fpga可以,但不能做输出。 ...
非常感谢,cyclone III可以吗? justforfun 发表于 2017-4-26 17:13
非常感谢,cyclone III可以吗?
请仔细看官方手册、文档好吗?上面都有 xivisi 发表于 2017-4-26 17:11
楼主说的是,用时钟专用管脚 当普通输入管脚吧?我用过的几款fpga可以,但不能做输出。 ...
我看现在xilinx的GCLK脚是可配置成IO的,不过以前低档的FPGA印象中clk脚好像是不能输出
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