ziruo2002ab 发表于 2017-2-19 21:27:41

64Gb/s的数据有办法存储吗？用什么存储器？

本帖最后由 ziruo2002ab 于 2017-2-20 20:05 编辑

公司预研项目，有一个变态项目要求数据量达到64Gbits/second的读写操作，用FPGA管理
数据是连续不断过来的，一次猝发达到2Gbits，要求这2Gb要能全部保存下来
要求至少10ns内进行一次“读-加-回写”数据，也就是10ns之内"Read-Add-WriteBack"操作640bits
我算了下，如果用sram，要20片，每片要100Mbit，不说有没有办法layout，fpga管脚够不够，光是成本就顶天
如果用动态存储器，因为它要定时刷新，所以至少要用计算量的两倍，否则无法连续存储，所以实际要128Gbps
看了下fpga 的 ddr控制器的最大带宽，感觉很难做到这么大？ 而且fpga的ddr控制器个数也是有限的。
有办法达到连续稳定的64Gbps吗？

gwnpeter 发表于 2017-2-19 21:46:48

我要搞 10ns之内"Read-Add-WriteBack"操作64bits 的
是你的1 / 10，简单一点......................

BFXY5433 发表于 2017-2-19 21:52:41

你没有写位宽不好讨论
fpga也要涉及主频的
64G/s如果是单位处理要64G主频
基本不可能了

如果是32位宽,主频要2G
如果是64位宽,主频要1G

如果有办法位宽再宽一些,
主频可以低,就好选片

BFXY5433 发表于 2017-2-19 21:55:55

你居然写sdram
不知道你怎么想的
DDR4内存频率最高有可能高达4266MHz
16位宽
每秒64Gb/s

ziruo2002ab 发表于 2017-2-19 22:28:45

BFXY5433 发表于 2017-2-19 21:52
你没有写位宽不好讨论
fpga也要涉及主频的
64G/s如果是单位处理要64G主频


位宽是可以自由选择的，
优选64位、128、32位
我看了下资料，的确是可以的
单个pin很难达到64gbps，但是一个pin达到1Gpbs还是有可能的
先考虑用ddr3、ddr4

还有怎么保证连续的2Gbit数据完整的处理还真是个复杂的问题
看来最好是请教以前做fpga的同事吧，这个太专业

我刚看了Altera的2017准备出了一款stratix 10 SIP 芯片，单个pin最大可以做到56gbps
一个巨大的芯片，最大可以处理1Tbits/s
里面n多存储器，还有cortexA53
N多浮点处理单元
被intel收购后就财大气粗
一个芯片估计得上万美金





ziruo2002ab 发表于 2017-2-19 22:30:36

gwnpeter 发表于 2017-2-19 21:46
我要搞 10ns之内"Read-Add-WriteBack"操作64bits 的
是你的1 / 10，简单一点...................... ...

你这个就容易多了
我这边主要是要处理猝发的2Gbits数据比较麻烦

一般fpga做到100MHz很容易，6。4gbps，用一个64bit带宽处理就OK了

xwkm 发表于 2017-2-20 00:37:21

用DDR3，64bit吧

huangqi412 发表于 2017-2-20 08:51:05

显卡不知道连续吞吐是多少

aydyjf 发表于 2017-2-20 10:27:55

标记一下，楼主完成了给我再讲讲，好高的带宽

norman33 发表于 2017-2-20 10:55:06

这种高并发的数据只能走离散化后并行写入的路子，否则从软硬件上来说非并行不太可能实现的，就算勉强实现代价也会很高

ziruo2002ab 发表于 2017-2-20 11:24:11

考虑用arria 10，加上4片 32bit位宽的ddr4，
arria10的每个ddr4 pin最高带宽可以做到2400Gbps左右，留50%余量，该fpga应该有4个ddr控制器
理论上可行，不过难度非常大，而且一个字贵！！！ 每个fpga芯片要1万人民币以上
或者用xilinx的ultrascale方案，同样达到1万人民币以上的芯片价格

ziruo2002ab 发表于 2017-2-20 11:27:54

norman33 发表于 2017-2-20 10:55
这种高并发的数据只能走离散化后并行写入的路子，否则从软硬件上来说非并行不太可能实现的，就算勉强实现代 ...

已经无法并行化了
4路32bit ddr4再并行化只能编程256bit、512bit的位宽
哪个fpga有这么多的IO和ddr sdram控制器？

norman33 发表于 2017-2-20 15:59:51

ziruo2002ab 发表于 2017-2-20 11:27
已经无法并行化了
4路32bit ddr4再并行化只能编程256bit、512bit的位宽
哪个fpga有这么多的IO和ddr sdram ...

你说的是接口的并行又不是数据写入的并行，其实你这个需求的本质就是生产和消费的平衡，打个比方数据入口加入高速离散处理然后平均分成n组放入下面的fifo，fifo后端加入低速的写入接口，写入接口串还是并这是是无关的，只要消费速度能跟上生产速度就OK（消费的速度要求只有（原来带宽）/n+开销），存储的瓶颈在IO速度，现在关键阶段在前面离散分组上，这部分完全可以用高速器件来做，而后端写入的速度理论上只有（原来带宽/n），当然要这个处理其实难度也很大的毕竟你那个带宽要求不是高的一点半点

wx85105157 发表于 2017-2-20 17:25:25

norman33 发表于 2017-2-20 15:59
你说的是接口的并行又不是数据写入的并行，其实你这个需求的本质就是生产和消费的平衡，打个比方数据入口 ...

关键还有响应速度的要求呢。

liao-ljj 发表于 2017-2-20 17:28:15

变态的要求是不是不懂技术？你看看20TB的交换机，里面数据怎么交换？怎么传输了？或者100GB的CFP接口？

ziruo2002ab 发表于 2017-2-20 20:00:47

liao-ljj 发表于 2017-2-20 17:28
变态的要求是不是不懂技术？你看看20TB的交换机，里面数据怎么交换？怎么传输了？或者100GB的CFP接口？ ...

交换机干的什么？根据mac地址表决定转发的端口而已，收到即转发，不用存数据，不用存数据
所以，千兆的phy那么小、发热量那么低，交换机那么便宜
理论上讲，如果系统总线100MHz，那么1000位的并行数据就是100G了
1000位对于逻辑处理单元的资源来讲连根毛都不是
这里难点在于存储，在于存储之前还要读出之前的数据，并且做运算后再存储

liao-ljj 发表于 2017-2-20 21:28:50

我知道单板的100GB的线卡，FPGA的DDR大概有128GB，防火墙板块就更多了！{:lol:}{:titter:}

wqsjob 发表于 2017-2-21 08:48:36

还没达到这个水平

lce 发表于 2017-2-21 14:28:14

上内存条

simplorer 发表于 2017-2-21 14:38:21

难点是存储啊，我原来移位GHz的示波器，存储就够牛逼了，你的要求比那还要高上很多。

rmdyj 发表于 2017-2-21 16:29:24

这么高的要求 ，成本就不要去优先考虑 了。

下一页 发表于 2017-2-21 18:23:56

把数据按照位分，分成10份或者更多，然后并行存到10个或者更多存储器，
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