fpga时序分析
在学习fpga的过程中的疑问：1、在功能仿真和板级验真后没问题，还需要进行时序分析吗
2、怎么知道自己写的代码有时序问题？ 100MH以下随便搞，最多变换下时钟相位就能处理掉不稳定问题 写testbench，非常重要。 NJ8888 发表于 2017-1-9 22:36
100MH以下随便搞，最多变换下时钟相位就能处理掉不稳定问题
怎么变换时钟相位？ yf869778412 发表于 2017-2-7 09:59
怎么变换时钟相位？
比如移动相位90度 chenchaoting 发表于 2017-2-7 10:33
比如移动相位90度
是主时钟移相吗？ 正在学习FPGA，
感觉学习FPGA没有那么难，其实主要是要知道我们在干什么。
其实不仿真也没什么，主要是看一下时序约束，正如上面说的，100M一下，随便搞。 yf869778412 发表于 2017-2-7 09:59
怎么变换时钟相位？
怎么变相位 justdomyself 发表于 2017-2-13 13:18
怎么变相位
时钟单元可以生成相位差90度的四个同频时钟，选用即可 justdomyself 发表于 2017-2-13 13:18
怎么变相位
一般都是通过PLL来修改相位的；看一下就知道了 aydyjf 发表于 2017-2-19 17:14
一般都是通过PLL来修改相位的；看一下就知道了
为什么修改相位就能解决问题？ 时序仿真当然是必要的~控制信号要求时间要是短于硬件自身反应时间还是会引起功能性错误的 justdomyself 发表于 2017-2-21 15:12
为什么修改相位就能解决问题？
看实际的情况，如果外部芯片输出数据到FPGA里面，为了保证数据到来时采样信号可以在数据的正中间，可以将外部芯片的时钟和FPGA的采样时钟人为的有一定的相位差；
我觉的楼主肯定都知道这些{:smile:} ，例如SDRAM控制器中，这两个时钟是“同源”时钟，是一个时钟经过PLL后的两个时钟，一个给FPGA对数据的采样，一个输出到外部芯片驱动外部芯片；
简单的说，在实际的应用中，有的路径比较长，我们也可以调整时钟的相位差来满足时序，在IC设计上的时钟树也有这样的做法；
还有一种应用是多个芯片采用多个时钟相位，这样可以提高采样精度，提高带宽。好像示波器里面都是这样做的；这个我只是听说，没有实际用过；不过群里面高手众多肯定有熟悉的；
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