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junzimengyou 发表于 2016-10-27 20:22:28

一个FPGA的时钟输入问题

FPGA一个普通io(非gclk),这个io有一路时钟源sck输入，那么这个外部提供的时钟源可以放入敏感列表中吗？always@(posedge sck)类似于FPGA作为spi从机，接受主机来的clk

dadatou 发表于 2016-10-27 21:32:29

当然可以。

ackyee 发表于 2016-10-27 23:07:37

好像是可以的   

sc09009033 发表于 2016-10-27 23:41:44

一般可以，但是驱动的太多就要使用全局时钟。最好用全局时钟

McuPlayer 发表于 2016-10-28 00:12:18

其实，gclk好几个呢，给sck留下一个也可以

wiser803 发表于 2016-10-28 06:58:16

没问题.......

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