fuxinaries 发表于 2016-3-29 22:58:52

如何确定fpga中pll最高时钟可以做到多少？

如题，怎么样才能够确定某个具体的fpga中pll最高时钟可以做到多少（极限情况）？例如Virtex4系列，或者Cyclone系列

另外，求教目前能够做到内部逻辑时钟（PLL）输出的时钟最高能够做到多少？谢谢

gxh470873852 发表于 2016-3-30 15:53:33

那个datasheet里应该有，你自己找找看！

zxq6 发表于 2016-4-1 13:33:38

max10,我最高输出过1g

FPGA_WALKER 发表于 2016-4-2 08:12:27

datasheet，电工的基本素质啊。譬如：

bj232 发表于 2016-4-2 08:28:12

手册里面写800MHz你敢在产品里面实际用800吗？

3DA502 发表于 2016-4-2 09:41:14

zxq6 发表于 2016-4-1 13:33
max10,我最高输出过1g

具体哪个型号，编译报错不

gliet_su 发表于 2016-4-2 09:42:21

当然敢，大公司标的指标都有余量

zxq6 发表于 2016-4-2 14:54:57

3DA502 发表于 2016-4-2 09:41
具体哪个型号，编译报错不

编译出错还说个p啊，我用示波器看的输出的1G信号。
芯片型号是10M08E144ES/P
输出信号的图片可以参看这个帖子
http://www.eeboard.com/bbs/thread-40301-1-1.html

zgxcom123 发表于 2016-4-2 15:31:11

如果是做项目，就严格按照手册中的来
自己玩，就慢慢试

比如我们测试用的ZYNQ，标称LVDS能跑到800M双沿，测试时候跑到过1.25G但几次复位只有1次能正常工作

fuxinaries 发表于 2016-4-3 20:53:10

FPGA_WALKER 发表于 2016-4-2 08:12
datasheet，电工的基本素质啊。譬如：

这个是外部的时钟吧，我想请教的是fpga内部的pll最高能跑多少？应该能够到2~3GHz吧？只是在fpga内部逻辑里用的

FPGA_WALKER 发表于 2016-4-3 23:26:45

fuxinaries 发表于 2016-4-3 20:53
这个是外部的时钟吧，我想请教的是fpga内部的pll最高能跑多少？应该能够到2~3GHz吧？只是在fpga内部逻辑 ...

时钟频率2~3GHz？目前还达不到，不管是外部还是内部，只要是时钟都要上全局时钟网络，那么各种BUF（全局和的局部的）的频率特性成了整个系统的短板，所以你看PLL是没有用的。

FPGA_WALKER 发表于 2016-4-3 23:31:16

一般来说，如果不考虑设计因素，那么以下几个因素中最差的那个决定了芯片的最高速度：PLL最高频率、全局或局部BUF的最高频率、FF的最高翻转速率。

FPGA_WALKER 发表于 2016-4-4 00:10:36

SERDES内部的时钟就另当别论了，SERDES内部作CDR的时钟频率就是GHZ级别的，和传输码流速率有关，比如2.5G，3.125G等等都是常见的。

fuxinaries 发表于 2016-4-6 00:45:27

FPGA_WALKER 发表于 2016-4-3 23:31
一般来说，如果不考虑设计因素，那么以下几个因素中最差的那个决定了芯片的最高速度：PLL最高频率、全局或 ...

我查查看，非常感谢!{:smile:}

denike 发表于 2016-4-11 16:50:01

FPGA_WALKER 发表于 2016-4-3 23:31
一般来说，如果不考虑设计因素，那么以下几个因素中最差的那个决定了芯片的最高速度：PLL最高频率、全局或 ...

学习了。。。。。。
页: [1]
查看完整版本: 如何确定fpga中pll最高时钟可以做到多少？