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lpandadp 发表于 2016-3-9 19:42:58

Xilinx FPGA GTX的参考时钟电平选择问题

本帖最后由 lpandadp 于 2016-3-9 19:44 编辑

         在设计XILINX FPGA高速串行收发器GTX时，GTX的差分参考时钟可以选择3.3V LVPECL电平吗？我看了大部分都是用的3.3V LVDS的电平，不知3.3V LVPECL是否可以？

FPGA_WALKER 发表于 2016-3-9 21:51:42

可以的，我截了一个图你可以参考。

FPGA_WALKER 发表于 2016-3-9 21:54:10

高速大容量方面的FPGA设计我有一些积累，有问题欢迎拿出来讨论。

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