DOER 发表于 2016-1-21 18:32:34

咨询：用FPGA做DDS输出方波的精度与难度

这对高手来说，确实很容易，但是俺还没有理解DDS的精髓！
我的要求也不高，用EP4C系列的FPGA，输出90K~110KHz的方波，分辨率也不高1Hz！想知道方波的抖动！
请大伙赐教！

gzhuli 发表于 2016-1-21 21:36:53

直接出方波抖动很大的，出正弦波低通后用比较器转方波会比较好，可以参考AD9850的设计。

DOER 发表于 2016-1-21 21:40:10

gzhuli 发表于 2016-1-21 21:36
直接出方波抖动很大的，出正弦波低通后用比较器转方波会比较好，可以参考AD9850的设计。 ...

古大师终于现身了，设计前期没了解，硬件上直接FPGA出了，还是是多路的！
古大师救命啊！

DOER 发表于 2016-1-21 21:45:31

请问：altera的FPGA为何不能在线调整PLL频率呢?

xivisi 发表于 2016-1-21 22:13:22

DOER 发表于 2016-1-21 21:45
请问：altera的FPGA为何不能在线调整PLL频率呢?

可以动态重配

你的用相位累加器就可以实现直接IO输出精确到 0.01Hz，至于DAC输出，有量化误差。参考IP核NCO

xyz543 发表于 2016-1-22 14:29:34

我在 2004 年有捣鼓过，用的是 Xilinx Spartan 2E 的原厂 IP Core 再加上一颗 DAC 与 LC 滤波，当时感觉精度蛮高的就是了。

YFM 发表于 2016-1-23 07:07:40

你没说抖动要求多少。抖动是DDS时钟的周期，100MHz时钟就有10nS抖动。你可以PLL生成一个300+MHz的时钟作为DDS的时钟。

zaldy30 发表于 2016-7-31 13:46:27

输出90K~110KHz的方波，分辨率1Hz
----是否意味着模块能产生步进1Hz的1Hz-110KHz的方波，而仅仅输出了90K~110KHz这部分？
一直没有弄清楚，请指教

DOER 发表于 2016-7-31 15:50:40

zaldy30 发表于 2016-7-31 13:46
输出90K~110KHz的方波，分辨率1Hz
----是否意味着模块能产生步进1Hz的1Hz-110KHz的方波，而仅仅输出了90K~1 ...

你需要哪段就输出哪段呗。后面的处理电路针对性的设计。

lyl520719 发表于 2016-7-31 16:02:57

滤波部分比较难搞。

zaldy30 发表于 2016-7-31 16:06:28

DOER 发表于 2016-7-31 15:50
你需要哪段就输出哪段呗。后面的处理电路针对性的设计。

知道了，谢谢！

zaldy30 发表于 2016-7-31 16:56:05

xivisi 发表于 2016-1-21 22:13
可以动态重配

你的用相位累加器就可以实现直接IO输出精确到 0.01Hz，至于DAC输出，有量化误差。参考IP核 ...


我的理解是增加相位累加器的位数可以提高输出精确，但是最高输出频率要下降。
产生90K~110KHz精确到 0.01Hz的方波，需要的输入频率要多少？
以前做过DDS，输出频率高了分辨率就差。请教版主，谢谢
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