atom100 发表于 2016-1-1 21:41:25

vhdl std_logic 和verilog的某个变量有对应关系 吗？

VHDL的std_logic 是长度为1的逻辑 与bit 相似，只是 bit 只能是'0 ’和'1‘ 而 std_logic有以下九种状态：U'——初始值，'X'——不定，'0'——0，'1'——1，'Z'——高阻，'W'——弱信号不定，'L'——弱信号0，'H'——弱信号1，'-'——不可能的情况 ；

fpga到底有没有必要要表达这么多意思呢？
感觉verilog里没有哪个变量 能表达这么多意思啊 ？
是 vhdl 把没用的 状态也弄进来了，还是verilog的功能不够全面呢 ？

avrwoo 发表于 2016-1-1 21:48:57

本帖最后由 avrwoo 于 2016-1-2 12:52 编辑

std_logic只是一种数据类型，有些状态只适用于仿真。
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