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wjdb3 发表于 2015-12-18 21:28:45

求助，有关VHDL与Verilog中时钟上升沿的判断问题

我不太会VHDL，今天在仿真一段VHDL的代码，对比我自己写的verilog程序，仿真时发现VHDL的好像从z或x到1并不判断为上升沿，而verilog就判断为上升沿。是这样的吗？
仿真的波形，时钟上升沿，计数器seg_counter加一：
VHDL:
http://i4.tietuku.com/8577c60a2195d9a3.png
verilog：
http://i4.tietuku.com/963fc63242c7e6ae.png

NJ8888 发表于 2015-12-18 21:32:08

VHDL要求0--1才是上跳

WM_CH 发表于 2015-12-18 22:15:57

NJ8888 发表于 2015-12-18 21:32
VHDL要求0--1才是上跳

哇，大神啊，原来还有这说法。。

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