关于pcb走线串扰和信号完整性的问题
小弟，最近用pads画了一个带bga的四层板，安全间距设的4mil，最小走线宽度也是4mil。pcb中关键信号是一个24位的rgb的总线，线宽是6mil，间距是4mil，不能满足3w的原则，但是会有串扰问题，另外走线长度有1500mil，而且在bga内部走线是宽度是4mil，因为担心阻抗太大，出pcb后走的是6mil，所以走线阻抗不连续，会产生信号反射，担心会有信号完整性的问题。
设置好叠层结构，选中网络可以看出线上的寄生电容和阻抗，发现4mil的线宽跟6mil的线宽传输线阻抗相差20个欧姆左右，影响也不大，直接设置成4mil的线宽不知道会不会出现其它问题。
另外的方法就是用hyperlynx进行board仿真，从pads导出hy文件，然后导入hyperlynx里面，但是出现叠层错误的问题，不能进行仿真。真是郁闷。
求解决方案，谢谢！ 信号上升沿最小时间是6ns。 顶下 {:smile:}{:smile:} 再顶下期待大神出现{:mad:}{:mad:} 虽然没有人帮忙，自己差不多搞定了，用的linesim，板前仿真，验证信号完整性和窜扰两个问题。
首先是信号完整性的仿真。
1.打开hyperlynx，新建cell-base sch。
2.设置叠层结构。setup-stackup-edit。进行设置。
3.根据信号的电平和速度还有阻抗，设置信号源和负载，根据实际pcb上传输线设置线宽，间距等属性。方法都是右击原件设置。
4.点击示波器，开始仿真，可以看到信号振铃的情况，如果不满足要求可以设置对应匹配电阻，把阻抗进行匹配。
串扰仿真
1,定义入侵者和受害者和couple耦合。如图2和3.
2 设置参数。如图4.
3打开示波器进行仿真。可以通过增加线的间距，减小上升沿的时间，减少线的耦合长度来有效的减少串扰。如图5 最后表明我的担心是多余的。4mil的线宽，4mil的间距，3in的长度，6ns的上升沿。信号的完整性和串扰完全没有问题。发现上升沿调到1ns，效果完全不一样了振铃和串扰都很严重。 1mmbga内层穿两线，线宽线距都是4mil，0.8mm bga穿1线，这个是规则，再说你这个多大频率嘛……上升时间多少？另外走线长度有没有参照PDG，3inch又不长 这是什么软件仿真的 最好保证1W线间距（边到边）吧，外边的线没必要走6mil，阻抗从层叠结构上控制。 MENTOR 公司的 HYPERLYNX7.0仿真软件 学习啦，一直想学仿真电路的软件{:smile:} MARK这个很有用啊
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