问几个使用DDR2RAM时遇到的问题
FPGA：EP4CE40F29C61.我使用的的是两片MT47H64M16，组成了32位，在使用IP核的设置的时候，选择芯片数为1，位宽为32这样没错吧？见下图：
2.在分配完引脚之后全编译，会出现大量这样的错误：
Error (171082): Can't place node "DDR2_DQ" in location or region"PIN AF15" -- location is not compatible with current location of PIN AE17 for the node -- location added due to User Location Constraints and IO standards pin placement
这是什么原因造成的呢？
PS：关于引脚分配还出现了这样的错误，就是每个12个连续管脚最多只允许9个输出，为了满足这样的要求，我把DQ21和DQ22的引脚分配删除了，也就是32位中我只能使用30位，这个操作会造成上面提示的错误么？ 大概找到原因了：
我虽然在pin planner中把DQ引脚的引脚分配删去了，但在编译后的错误信息中可以看出这个引脚还是会出现分配过引脚，也就是仍然不满足不超过9个输出引脚的规则，当我把同一个vrefgroup中的A引脚不分配的时候，就没有错误了
很奇怪的现象
如果实在不行，我准备把A不分配引脚，然后刮开阻焊层把这根线直接接地。。。应该没有问题吧。。。
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