xiaoyangshanren 发表于 2015-10-28 13:49:57

时钟约束

各位莫友好：
   小弟现在有一个工程，输入时钟是一个差分时钟，clk0_p，clk0_N，是200MHZ。然后系统内部有三个时钟，分别是clk0差分转单端的clk1，由PLL产生的clk2,62.5MHZ，和clk3，一个125M的时钟。
   请问这样的工程，ucf时钟约束该怎么写呢？
   因为之前接触到的工程，是单端时钟输入，所以只对输入时钟做了约束。
   现在，对于这个工程，需要对每个时钟都做约束还是只要对输入的差分时钟约束？
   请大家指教，谢谢~！

censtar 发表于 2015-10-29 14:24:08

你这标题太帅了！ 改改吧。

tjuspring001 发表于 2015-10-29 16:56:42

习惯把能做的有把握的约束都加上，工程实践有限参考而已
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