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cdust 发表于 2015-10-11 14:47:23

Verilog里面怎么判断2个信号是相同的？

本帖最后由 cdust 于 2015-10-11 14:57 编辑

Verilog里面，输出1个占空比是30%的方波，然后经过N个光隔后输入该FPGA，FPGA任何判断输入的方波就是输出的方波，不排除输出的方波输入后会相差1点点。（一个信号输出，N个信号接收）有什么好的想法求教。

snkaka 发表于 2015-10-11 15:06:54

用个xnor“同或门”可以么？
相差一点点啥意思，相位不变的话，计算同或门输出高电平与低电平的比例

侵掠如火 发表于 2015-10-11 16:44:15

二楼正解，异或门应该是输出这个用的。
时延恐怕要预先知道才行。

linjpxt 发表于 2015-10-11 17:48:57

先不管FPGA，给你这两个信号，你怎么来判断它是不是相同，你想到了，FPGA自然就可以实现。

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