xilinx下DCM级联PLL的问题,pll的驱动 几个always模块,出问题
本帖最后由 atom100 于 2015-9-21 21:08 编辑如图中所示 ise环境下,pll的输出 选择 加了 BUFG,然后有这样的提示出错,
如果 PLL的输出 不连接任何 东西,不会出现这个提示,但是 如果定义了一个wire clk_out变量,并用这个变量 作为几个always模块的时钟,并且clk_out输入到几个module里去,就出这个问题
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试验了下 ,只作为本级模块里的always 的时钟,无论是否在生成pll模块的时候,是否选择了BUFG,都不会报错,
但,如果作为本级模块里的always 的时钟 的同时 ,又输入了另外一个模块
比如
uart uart(
.rst(rst),
.clk(clk_out)
);
这样的话,就会报图中所示的错误,
什么原因呢?
提示多清楚啊。。。自己手工加BUFG的话,认真看Clock的手册和PLL的说明。
为了相位,需要一个外部补偿环路,这个就是把对应的OUT直接连接到FBIN就行了。印象中是CLK或者CLK2X都行。
楼上正解~ 本帖最后由 atom100 于 2015-9-23 07:14 编辑
dr2001 发表于 2015-9-21 20:54
提示多清楚啊。。。自己手工加BUFG的话,认真看Clock的手册和PLL的说明。
为了相位,需要一个外部补偿环路 ...
外部输入到FPGA的时钟频率只有 10MHz,只能把DCM放在前面
如果 DCM级联PLL的话,前级应该选择 上图的 1吧 ?后级应该 选择2吧 ?(但后级 没有 PLL_ADV这项 可供选择 ?但ISE提示中出现了PLL_ADV)
另外,下图中的DCM2PLL 是啥意思?在下图中的选项中 也没有这项呢 ?
刚搞spantan-6,看了好多资料,一些细节,还是搞不清头绪,望指教
1、看手册,所有信息都来自于手册。没有额外的信息来源。
2、相位关系。如果你都不知道对于相位的需求,那就无所谓。PLL/DCM很多东西是用来补偿相位的。 请教。DCM 2PLL 这项在哪里设置?
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