<=和=符号的区别,请各位大虾解惑
一直以为,在verilog中,<=是非阻塞赋值,=是阻塞赋值,也相当于说<=是并行执行的,=是串行执行的。直到今天有人跟我说我搞错了。
我通过altera编译一看。结果如下:
很奇怪啊,跟我以前一直认为的刚刚相反。
你原来的理解是基本正确的。
不严格的解释:
非阻塞意味着一个Always块被敏感信号表的信号触发激活后,信号值的求值发生在<=语句时刻,但是值赋给信号的操作发生在整个块表达式求解完成。
阻塞意味着当前表达式就是一个序列点,要立刻求值并赋值。
阻塞与否,针对的是Verilog的描述,不是电路。
故而,从综合器的角度看,
阻塞赋值代表的信号行为和组合逻辑是一致的,被赋值变量等价于组合逻辑的输出;
非阻塞赋值代表的信号行为是和组合逻辑输出给FF是一致的,所以会出FF。
查看你的代码,Always的触发条件只有Posedge CLK,所以,块激活的条件只有CLK上升沿;块激活时,CLK = 1。
非阻塞,每个人的值都等于前边的,但是必须要等事件结束(CLK上升沿)才能赋值。
这个是典型的FF的行为,也符合综合器可识别的模式,标准的串行移位寄存器。
阻塞,三个变量都等于1;而且赋值只能发生在CLK上升沿。这个不是常见模式,不好说应该输出什么样的东西。
如果把P,Q,A都输出模块的话,恐怕是三个独立的FF了要。
这就是为啥Verilog要有常见的模式,还有可综合的说法。毕竟Verilog规定的语义和行为,仿真起来容易,实际器件不一定好实现。
dr2001 发表于 2015-9-19 22:23
查看你的代码,Always的触发条件只有Posedge CLK,所以,块激活的条件只有CLK上升沿;块激活时,CLK = 1。
...
谢谢你的解释,能不能帮忙简单的写个能够看出<=和=区别的示例代码让我看看看?
谢谢! 你的理解是对的,=是把从上到下计算一遍,而<=是同时的,所以在后面的语句只能得到上次的结果 时序电路使用非阻塞赋值语句,要不各种奇芭的电路就会出现的;
到时候你也不能确定到底是那种电路了;按照各个厂家的综合器综合出不同的电路;
更关键的是和仿真不一致了;
你上面的例子还是蛮好理解的,但是放在实际的项目中就会很复杂的;所以,时序电路使用非阻塞赋值语句 时序电路使用非阻塞赋值语句,要不各种奇芭的电路就会出现的;
到时候你也不能确定到底是那种电路了;按照各个厂家的综合器综合出不同的电路;
更关键的是和仿真不一致了;
你上面的例子还是蛮好理解的,但是放在实际的项目中就会很复杂的;所以,时序电路使用非阻塞赋值语句
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