FPGA和高速ADC时钟供给问题~
本帖最后由 小LV要加油 于 2015-9-11 22:24 编辑小弟最近在做FPGA数据采集,现在有两块板子,一块是模拟前端加ADC的板子,另一块是FPGA核心板。由于两块板子依靠排针拼在一起,现在纠结于高速AD时钟供给方式的问题,有三种方案:
(1)ADC和FPGA各用一片晶振,同步利用FPGA内部的RAM来做。(ADC和FPGA速率都是80M,估计需要不少LE。)
(2)从ADC的板子上引出时钟,用连接线接到FPGA核心板上。
(3)从FPGA核心板上引出时钟,用连接线接到ADC的板子上。(这样会不会对时钟信号影响较大呢)
方案一对时钟信号影响不大,但占用FPGA资源,方案二三不占用资源,但对时钟信号有较大影响(高速ad据说要高质量时钟信号?)。不知道坛友有何高见,能给指点一二~
干净的基准给AD;高速AD一般会有时钟输出脚,输出的源时钟随数据一起到FPGA;FPGA用这个时钟采样AD的数据即可。
如果没有别的要求,这个时钟可以作为FPGA的主时钟用。
如果是SDR这样的AD/DA混合的,还要跨板子,那就比较麻烦了。 用时钟分配器,单独供 通常情况应该是采用方案2,连接线很长吗?何况还有数据需要传过来,即使时钟单独使用,数据还是高速的数据,没什么区别。方案一太麻烦,不推荐。
正如2楼所说,一般这种AD会输出时钟,必须要用这个时钟来采样才准确。 dr2001 发表于 2015-9-11 22:46
干净的基准给AD;高速AD一般会有时钟输出脚,输出的源时钟随数据一起到FPGA;FPGA用这个时钟采样AD的数据即 ...
谢谢前辈指导~现在打算采用方案二,纯净的时钟给ADC,由于此款ADC无时钟输出,因此直接并联一路输出给FPGA了。做的是个简单的SDR的FM收音机,验证下SDR的思想~ roasn 发表于 2015-9-11 23:49
通常情况应该是采用方案2,连接线很长吗?何况还有数据需要传过来,即使时钟单独使用,数据还是高速的数据 ...
嗯嗯懂了,谢谢斑竹大大~{:biggrin:} 小LV要加油 发表于 2015-9-14 21:55
谢谢前辈指导~现在打算采用方案二,纯净的时钟给ADC,由于此款ADC无时钟输出,因此直接并联一路输出给FPG ...
如果成本不受限,考虑两路时钟用分配芯片给出,这样信号质量会好一些;尤其是带Jitter Cleaner的分配器。
如果直接分,考虑一路加缓冲;拓扑大致定下来后,建议用HyperLynx简单跑一下信号完整性看看。
# 以上是出于谨慎考虑,低噪时钟没认真测量过;不管怎样,时域的反射信号对时钟信号在频域的度量显然是有影响的。
此外,请考虑ADC时钟输入到数据输出的传输延迟;走线的传输延迟,etc。如果需要补偿,在PCB上补偿可能会更容易一些。否则到时候对相位不一定很轻松。
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