spantan-6 的 一个输入pin的clk能否作为两个pll的输入?
spantan-6 的 一个输入pin的clk能否作为两个pll的输入?另外,pll能否级联呢? 对时钟模块而言,其理想输入是全局时钟线,理想输出也是全局时钟线;类似于CLB的盒子而已。所以,
只要CLK能上全局时钟线,做为多少个PLL的时钟源都没问题;
PLL的输出上全局时钟,所以可以作为第二级的输入,尽管一般然并卵,但是可以这么干。 thanks, 因为使用DCM默认需要加IBUFG的,
但,看到一个clk做两个pll的输入,需要将clock source由 external 改为 internal,
这样改了后是否需要手动加一个IBUFG?
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