从外部管脚进来的一个时钟能否驱动 两个pll 锁相环?
从外部管脚进来的一个时钟能否驱动 两个pll 锁相环? 直接画好像不行不给你连,但你可以放两个端口,画sch pcb连在一起 pcb已经画好了,就只有一个 pin引进了clk,想连接到 两个pll上,看来是不可以啦? atom100 发表于 2015-9-8 22:02pcb已经画好了,就只有一个 pin引进了clk,想连接到 两个pll上,看来是不可以啦? ...
通常FPGA的IO有时几个GCLK引脚是相邻的,你先查查再用焊锡拖到左或右变GCLK就行了
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