关于Xilinx FPGA Spartan-6时钟网络分配的问题
本人最近在做FPGA固件开发，使用的是Xlinx的FPGA，具体型号为LX25-2FGG484，在使用OSERDES2并串转换模块时，综合能够通过，但是MAP这一项就出现错误，具体错误为ERROR:Place:1318 - User has over-constrained component BUFIO2_inst1. There are
no placeable sites that satisfy the user constraints. Please review the user
constraints on the driver component and the load components of BUFIO2_inst1.
ERROR:Pack:1654 - The timing-driven placement phase encountered an error.
注：并串转换单元IO口都在同一个BANK，BANK0里面。
具体代码为
BUFIO2 #(
.DIVIDE(4), // DIVCLK divider (1,3-8)
.DIVIDE_BYPASS("FALSE"), // Bypass the divider circuitry (TRUE/FALSE)
.I_INVERT("FALSE"), // Invert clock (TRUE/FALSE)
.USE_DOUBLER("TRUE") // Use doubler circuitry (TRUE/FALSE)
)
BUFIO2_inst1 (
.DIVCLK(clk_250M1), // 1-bit output: Divided clock output
.IOCLK(clk_0), // 1-bit output: I/O output clock
.SERDESSTROBE(serdes_strobe), // 1-bit output: Output SERDES strobe (connect to ISERDES2/OSERDES2)
.I(clk_smpA) // 1-bit input: Clock input (connect to IBUFG)
);
// End of BUFIO2_inst instantiation
BUFG
bufg_instdds1(
.I(clk_250M1),
//.O(clk_A)
.O(clk_250M)
);
程序是按照相关文档编写的，不知道这个报错是什么原因，该怎么解决。 到官方论坛看看吧，说不定有类似解决办法 感觉论坛这个版块好冷清啊 http://forums.xilinx.com/t5/Spartan-Family-FPGAs/How-to-solve-this-ERROR-Place-1318-User-has-over-constrained/td-p/432796
官方论坛，可以去看看
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