shandandan 发表于 2015-3-6 13:31:12

请教FPGA在综合时哪些东西会被优化掉

近期在做项目的时候遇到为了节省资源一些Module需要挖掉，但是手动去挖掉接线又太过繁琐，
需要一根一根检查后续模块default值的设定，上百根的信号实在抓狂。

于是就想是不是可以合理利用一下优化，
比如把Module的reset_n接0，让整个Module一直处在reset状态，然后被综合器优化掉（不确定）。

所以请教大家综合器在什么条件下会把逻辑优化掉？
比如 output floating，input const value之类的

DepravedLucien 发表于 2015-3-6 14:46:15

模块化设计，然后在RTL中用定义 去选择是否综合该模块

wye11083 发表于 2015-3-6 17:15:45

对没有使用到的信号，它后面的都会被优化掉，它前面的如果给别人提供信号，则不会去掉。所以要看情况了。一般接RST不如用`ifdef去控制条件编译。

全频阻塞干扰 发表于 2015-3-13 02:36:26

冗余逻辑会被优化掉
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