请教VHDL的 仿真时间精度是在哪里设置的 啊?
请教VHDL的 仿真时间精度是在哪里设置的 啊?verilog的仿真精度可以使用 `timescale 1ns/1ps 来设置,VHDL里是如何设置的 ? 在verilog中,设置时间精度,在文件开头使用
`timescale time_unit / time_precision
而在vhdl中没有相应的设置。搜索一下,可以在仿真器中设置相应的时间单位。不同版本的Modelsim中默认时间精度可能不同。命令行加入-t ps,如:
vsim -t ps work.tb_crk_oi2_1v
可以看看这篇博客
http://blog.sina.com.cn/s/blog_542b708301010nmb.html 请教work.tb_crk_oi2_1v是什么,是 modelsim 编译后的 ,可以直接仿真的 那个文件的 名字吗 ?
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