wuq_cody 发表于 2015-1-12 20:58:12

请教arm透过fpga读取sram的问题

fpga控制外部adc采样，数据存到片外两片sram中（数据量很大）。当第一轮数据采样并存储完毕，将第一片sram的数据和地址总线切换到arm上进行处理。fpga接着进行第二轮采样并存储，同理再切换第二片sram的数据和地址总线到arm上。对于sram，fpga只写，arm只读。那么问题来了，fpga内部构建二选一mux切换两块sram的数据和地址线到arm，因为sram的数据总线为双向口，能否通过上述方式实现？如果用verilog改如何描述？请高手不吝赐教，谢谢！

NJ8888 发表于 2015-1-12 21:14:40

既然FPGA写，ARM读，那ARM读肯定能比FPGA写的快，不然你的缓冲区溢出。是这样吗？哪边快？

afeionline 发表于 2015-1-12 22:12:17

两个不同的通道，没有任何问题。就是一个乒乓结构

advantech 发表于 2015-1-12 23:28:59

我在做相同的事情，还没有头绪。

advantech 发表于 2015-1-12 23:29:15

完成后再告诉楼主哦 。

muok@sohu.com 发表于 2015-1-14 08:57:35

cpld就足以搞定

a7458969 发表于 2015-1-14 10:32:31

{:3_52:}{:3_52:}

advantech 发表于 2015-1-14 13:13:56

楼主的进展如何哦？

jathenal 发表于 2015-1-14 13:28:57

做过类似的应用，前提是ARM消耗速度比ADC产出速度快，但ARM的处理不连续，而ADC采样要求连续且等间隔，在二者之间加入缓冲机制，由FPGA控制
可以用乒乓结构或FIFO结构来应对，两片RAM可以做乒乓，双口RAM适合做FIFO

AngYa 发表于 2015-1-14 17:51:30

arm用两个片选分别接两个sram，用两个fpga寄存器控制arm什么时候去读就可以了。

AngYa 发表于 2015-1-14 17:53:22

jathenal 发表于 2015-1-14 13:28
做过类似的应用，前提是ARM消耗速度比ADC产出速度快，但ARM的处理不连续，而ADC采样要求连续且等间隔，在二 ...

人家sram就是用来起fifo作用的。
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