zxl570426546 发表于 2014-12-22 11:09:39

Verilog两个模块都要调用第三个模块的一个信号时 实例化问题

Verilog 两个模块都要调用第三个模块的一个信号时 实例化怎么写比如说UI(en),U2(en1),U3(en2),三个模块中都有en信号   而U2，U3中的en信号都要控制U1中的en信号   请问大家这样能实现吗   谢谢

li.wen 发表于 2014-12-22 11:40:24

采用 assign en = en1 | en2; 当然，你得确保en1和en2 能够用"or"这个逻辑！

leicai05 发表于 2015-1-9 16:28:16

看en1和en2怎么控制en的，简单就直接写逻辑，复杂就在写一个模块
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