PLL出来的几路时钟是否需要同步？
1.两路不同频不同相的时钟，按我的理解是当一个时钟域的信号进入另一个时钟域时应该需要同步的，不知正确与否？2.两路同相位不同频率的时钟，我的理解也是需要同步，但是在网上看到有个哥们说PLL出来的时钟本来就是同步的，所以不需要同步。
3.两路同相位同频率（假定有必要），按我的理解是不需要同步。
一般而言，同步是为了避免让接收信号的触发器避免亚稳态，所以我认为1、2两种情况都需要同步，
其中对2的看法让我比较困惑，烦请各位指点？ 怎么一点人气没有？ 我只说一个个人经验，例如一个sys_clk，利用它分频生成clk_1和clk_2。但是我用clk_1去抓sys_clk时钟下的信号的时候，会抓出一些奇怪的东西。如果用sys_clk抓则没有问题。具体的楼主可以到这里看一看http://www.fpga4fun.com/。
话说，本来这个论坛的技术版就很冷清啊。最热闹的是非技术板块。 支持下楼主，话说懂这个的真不多！ 微风 发表于 2014-12-2 23:13
支持下楼主，话说懂这个的真不多！
搞这个的社区我发现都不怎么活跃，这两年。 楼主说说什么情况下有“两路同相位不同频率的时钟” 如果是從同一顆PLL出來的clock，他們的phase difference會是固定，
不像不同source clock，因為phase關係不知道只能當非同步處理，
已知phase關係的，當然就可以用更少電路處理。 jarodzz 发表于 2014-12-3 10:56
如果是從同一顆PLL出來的clock，他們的phase difference會是固定，
不像不同source clock，因為phase關係不 ...
非常感谢，是同一PLL出来的，时钟不会倾斜么？ 不需要，请看高级fpga设计，美国人写的 fakeCode 发表于 2014-12-3 12:47
非常感谢，是同一PLL出来的，时钟不会倾斜么？
时钟不会倾斜......這句話我看不懂....你是說jitter嗎?
jarodzz 发表于 2014-12-3 19:07
时钟不会倾斜......這句話我看不懂....你是說jitter嗎?
我指的是clock skew,应该跟你说的jitter是一个意思。我又查了一些资料，资料上说PLL会自动调整来避免这种情况的出现。 chenchaoting 发表于 2014-12-3 13:53
不需要，请看高级fpga设计，美国人写的
谢谢，能说一下完整的书名，或者是作者名，或者截个封面图吗？
chenchaoting 发表于 2014-12-3 13:53
不需要，请看高级fpga设计，美国人写的
是这一本吗？ 《高级FPGA设计结构、实现和优化》（美）克里兹著，孟宪元译
http://book.douban.com/subject/3519395/
fakeCode 发表于 2014-12-3 21:21
是这一本吗？ 《高级FPGA设计结构、实现和优化》（美）克里兹著，孟宪元译
http://book.douban.com/subje ...
在amzon上看了一下评论，发现这本书还是看英文原版的比较好。 你就直接下电子版吧，就是你上面说的那本 跨时钟域需要同步 fakeCode 发表于 2014-12-3 21:18
我指的是clock skew,应该跟你说的jitter是一个意思。我又查了一些资料，资料上说PLL会自动调整来避免这种 ...
clock jitter 和 clock skew 是不一樣的。
clock skew 是指兩個clock間的phase difference 或 兩顆 sink(FF) 收到同一個source clock phase difference。
來自同一顆PLL clock skew 是已知或是可以控制的就可以用比較簡單的電路處理掉。
jarodzz 发表于 2014-12-4 09:03
clock jitter 和 clock skew 是不一樣的。
clock skew 是指兩個clock間的phase difference 或 兩顆 sink( ...
谢谢指点。
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