展示下自己画的差分线，差分线可真不容易画
本帖最后由 Xiangxiang8 于 2014-11-27 11:06 编辑展示下自己画的差分线，这玩意可真不容易画，一天是USB的，90欧姆，另一条是MIPICS2的，100欧姆。
用polor计算过了，90欧姆用的是6mil 5mil 6mil的，100欧姆的是用的6mil 6mil 6mil来搞的
这两个布线耗费了我一个半点，我要好好歇歇我的脖子
写一点关于讲解的，两个线，第一个是USB的，USB3.0的要求比较严格，要求90欧姆阻抗匹配，并且误差百分之7，同时对于USB3.0的差分对长度差要求很严格，要求2.0的信号线D长度差50mil，而高速SS线的长度差要5mil。
因此长度匹配要好好的做。特别是SS线，5mil已经是很小的一个值了，要认真做。这里有5Gbps的波特率，要求很严格。
对于MIPI的线，要求100欧姆的阻抗匹配，误差7%，两个差分线长度差要求尽量20mil内，同时要求5对差分线的长度差不超过200mil，因此需要做等长处理。 不是很懂。但是看样子还蛮牛的。顶一个。 恩，不错，很漂亮 为啥要用差分线呢？大神求讲解 不是很懂，我只知道差分线是2根紧挨着的并行线，但是一定要这样绕来绕去的吗？好像挺麻烦的。 具体参数还和制板厂有关啊，所以我们都是先问制板厂阻抗需要怎么画，不同层走线也会不一样，看你的参考地在哪里。。。 clsfig 发表于 2014-11-27 10:08
不是很懂，我只知道差分线是2根紧挨着的并行线，但是一定要这样绕来绕去的吗？好像挺麻烦的。 ...
我也不相饶，BL层的是5组差分，这5组我要保证200mil内的组内等长 讲解下。。 可直接用匹配电阻吗？如果不可以，是为什么？ 主要是阻抗匹配，光有电阻没有，还要算电容 AD作差分还好就是等长稍有点麻烦。阿里狗就简单粗暴的多。
一般我走差分线 就保证等长和尽量靠近
阻抗没考虑过，不是很懂。 求大神解释下 rtems 发表于 2014-11-27 10:10
具体参数还和制板厂有关啊，所以我们都是先问制板厂阻抗需要怎么画，不同层走线也会不一样，看你的参考地在 ...
我们这种个体户一般是通过厂家提供的参数来计算的，我们需要的精度是正负7%，只要自己计算得当，最后做出来的板子是比较理想的 看着怎么这么复杂？！没太看明白！ 貌似很厉害的样子{:titter:} 连接器怎么感觉像是普通的dip连接器呢，怎么保证阻抗连续？ USB信号不稳和布线有关吗？以后得改改我这的布线了 学习了谢谢 看起来很不错 这个是用什么软件画的呢 等长就行了。我8/8差分等长随便拉，工作非常稳定。要求没有那么严。 磊磊映画 发表于 2014-11-27 10:06
为啥要用差分线呢？大神求讲解
抑制共模干扰？即使波形畸变了也能读出正确的数据 wye11083 发表于 2014-11-27 12:36
等长就行了。我8/8差分等长随便拉，工作非常稳定。要求没有那么严。
这个要看信号速率，主要是上升时间 USB3.0用的 Cypress 的 3014 么 用的几层版过孔 和线宽多少 扇出的 布板软件用对了，差分还是比较容易画的。 用阿丽狗吧，设好规则几分钟就画完了 nightseas 发表于 2014-11-27 12:40
这个要看信号速率，主要是上升时间
晕，我画的当然是USB3的了。要求没那么严格的。不要把等长差分想得太复杂了。 哥们，新手吧，还没让你画FPGA的差分那，那才叫头疼 都是高端布线人才 有点意思，把实例上传上来，大家学习啊 太难了，暂时还用不着 wye11083 发表于 2014-11-27 14:27
晕，我画的当然是USB3的了。要求没那么严格的。不要把等长差分想得太复杂了。 ...
我说的是阻抗，阻抗不匹配问题很多，有没有跑过完整性测试？ 学习了谢谢 本帖最后由 dr2001 于 2014-11-27 17:10 编辑
用的FX3 3014系列的？
USB SS的等长最佳要求是每个弯角的线都要等长（有补偿），除非弯很小，微观的等长；宏观下也要等长。否则5G信号由于过弯的不同，可能实际上不是理论所需的差分了。
CY有一个PCB Layout的相关文档可以参考参考。
如果可能，布局就着SS的线走，安全性最高。 aammoo 发表于 2014-11-27 12:58
用阿丽狗吧，设好规则几分钟就画完了
话说“阿丽狗”是什么软件啊，能否科普一下？ 与狼共舞 发表于 2014-11-27 17:16
话说“阿丽狗”是什么软件啊，能否科普一下？
Cadence Allegro SPB16.6 好像是数据速度快到一定程度的时候，走线就要按照传输线来考虑了 dr2001 发表于 2014-11-27 17:09
用的FX3 3014系列的？
USB SS的等长最佳要求是每个弯角的线都要等长（有补偿），除非弯很小，微观的等长； ...
305X系列的，MIPI转USB nightseas 发表于 2014-11-27 16:59
我说的是阻抗，阻抗不匹配问题很多，有没有跑过完整性测试？
传输几百个TB没出过错，完整性不用说了吧。没做阻抗。PS：你把问题想太复杂了。高速总线考虑的是眼图。只要差分线能做好匹配，就能保证良好的工作条件。我两对差分线绞一起用屏蔽线同样传几十TB，BER大约提高几个点（出现几次端点重置），屏蔽线长25cm。画板子，最重要的是高速信号与其它信号的隔离，以及电源。下点决心用好点的供电，比挖空心思做阻抗强一万倍。电源布线有瑕疵，早晚出点折腾死你的bug。 看起来蛮漂亮啊！！ 是PADS画的吗？？？ 本帖最后由 dr2001 于 2014-11-27 19:17 编辑
wye11083 发表于 2014-11-27 18:31
传输几百个TB没出过错，完整性不用说了吧。没做阻抗。PS：你把问题想太复杂了。高速总线考虑的是眼图。只 ...
不知道传输几百T没出错是怎么测量的？
如果是同步传输，满带宽跑，几百T没出错，那么恭喜，设计的相当好。
当然，USB SS的同步包有校验没有我忘记了……2.0是没有的，理论上3.0不至于加上。
如果是其它传输……对不起……USB有重传的，应用层不丢包只能证明链路能用而已；EPStall似乎是有好几次重传包都丢了才会操作的，恩。
当然，例外是Bulk能稳定跑到接近理论带宽（400MBytes/sec少点）的话，也能说明链路不错。
终极方案自然是总线分析仪看眼图，似乎这是标准电气兼容测试的一个项目。USB SS有链路训练，对链路有一定的兼容性的；能用不是很困难，但是要对所有Host都好用，也不容易。 HMYJ 发表于 2014-11-27 19:09
是PADS画的吗？？？
一看就是protel或者是altium wye11083 发表于 2014-11-27 18:31
传输几百个TB没出过错，完整性不用说了吧。没做阻抗。PS：你把问题想太复杂了。高速总线考虑的是眼图。只 ...
虽然不是很懂，但感觉说得有点道理。 dr2001 发表于 2014-11-27 19:14
不知道传输几百T没出错是怎么测量的？
如果是同步传输，满带宽跑，几百T没出错，那么恭喜，设计的相当好 ...
Bulk，FX3，Slave FIFO，最高传输速度310MB/s，测试传输用的是FX3极限速度345MB/s左右，传输FFFFFFFF00000000模式，让GPIO全部处于高速翻转模式。这不是设计怎样的问题，而是你钻牛角尖里面了。有时候退出来想想，会焕然一新的。比如我主要做FPGA这块，以及一些测试性小工具，Spartan-6普通IO跑高速差分，1Gbps还算比较稳定，低一点非常稳定，差分线，可以说，BOSS做的并不咋的，间距过大，蛇形线缝隙极小，还不照跑1Gbps，你还用纠结啥？事实证明，很多人容易钻进思维定势里面，比如有些码工有超强的warning强迫症（这个不举例了），有些码工有超强的tab强迫症（这个比如我，但我是为了代码分类，因为verilog实在没有好的分类方法，代码多了极容易乱）。 dr2001 发表于 2014-11-27 19:14
不知道传输几百T没出错是怎么测量的？
如果是同步传输，满带宽跑，几百T没出错，那么恭喜，设计的相当好 ...
还有，FX3挑PHY，Intel的证明不兼容（我试了N块主板原生3.0了），VIA的稳定性不好，但是用Intel的原生3.0+VIA的3.0 Hub，工作极其稳定，没出过任何毛病。所以，你也可以考虑试试。希望FX4能够完善兼容Intel的PHY。 wye11083 发表于 2014-11-27 19:59
还有，FX3挑PHY，Intel的证明不兼容（我试了N块主板原生3.0了），VIA的稳定性不好，但是用Intel的原生3.0 ...
牛，大牛，拜服
我的主板渣P43的，根本就没有原生3.0，我准备买块PCIE扩展，有什么推荐的吗，似乎tb上的主流是upd720201的片子，这个可以吗 能讲解一下下怎么画的吗？ Xiangxiang8 发表于 2014-11-27 20:30
牛，大牛，拜服
VIA的兼容性好一些吧。起码FX3不出现强关软件情况下一般可以稳定工作。NEC的似乎还行，但ASMeida的就不要考虑了，兼容性一般般，而且驱动容易锁死，只能重启。 本帖最后由 dengxiaofeng 于 2014-11-27 21:51 编辑
Xiangxiang8 发表于 2014-11-27 20:30
牛，大牛，拜服
μPD720202 总线 老是复位
那个片子 好像不怎么 稳定我买过一个 回来退货了跑 3014 老是重启 总线
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ASM1042 就没这个问题！
可以跑 250MB 哟，楼主都玩USB3.0了啊，高大上 求教一下，这个阻抗是什么意思？还有就是有次一个坛友发了个pcb，有人都能看出板材甚至铜厚，怎么做到的 本帖最后由 racede 于 2014-11-27 23:27 编辑
B层扇出有问题，180度拐角没有做相位补偿。最最最重要的是没有满足间距按照Intel标准微带线要做9H间距。
规则约束好一拉就是，估计LZ第一次画。 先设规则，'再拉线。很容易的。 不明觉厉 kevin_me 发表于 2014-11-27 10:54
一般我走差分线 就保证等长和尽量靠近
阻抗没考虑过，不是很懂。
知己啊，我也是只做等长平行就完事了，从来不懂阻抗，都是交给制板厂去做阻抗的 lz是怎样根据匹配电阻计算信号线的宽度呢 都是高手，目前还没接触过匹配方面的布线 蛇形线、等长线、阻抗匹配从来都没有用在设计中过，欧买糕 protel怎么画呢，没画过哎 pads 能画吗，能些分享教程吗
好厉害的样子。。。 我画mipi直接丢个电阻在线上，长度尽量控制相等，不等长。。。也能现实，可能是速度较低，一般480M
wye11083 发表于 2014-11-27 19:59
还有，FX3挑PHY，Intel的证明不兼容（我试了N块主板原生3.0了），VIA的稳定性不好，但是用Intel的原生3.0 ...
我刚又测试了一下，FX3直接USB连在Intel的主板上。
这是lspci的信息:
00:14.0 USB controller: Intel Corporation 8 Series/C220 Series Chipset Family USB xHCI (rev 04)
这是lsusb的信息：
/:Bus 04.Port 1: Dev 1, Class=root_hub, Driver=xhci_hcd/6p, 5000M
|__ Port 5: Dev 2, If 0, Class=Vendor Specific Class, Driver=, 5000M
用FX3 ES时候的测速工程跑了一下，这是简单的结果：
Test: EP01 -> EP81 Loopback ...
> 319 MiBytes / 1 sec: ~ 319.0000 MiBps.
Test: EP81 Source ...
> 314 MiBytes / 1 sec: ~ 314.0000 MiBps.
Test: EP01 Sink ...
> 317 MiBytes / 1 sec: ~ 317.0000 MiBps.
没见有什么不兼容的情况发生。so。 wye11083 发表于 2014-11-27 19:57
Bulk，FX3，Slave FIFO，最高传输速度310MB/s，测试传输用的是FX3极限速度345MB/s左右，传输FFFFFFFF0000 ...
对USB这种多层协议而言，上层协议的数据可靠性机制会掩盖底层设计的潜在不合理和不可靠。可以说它降低了设计的难度，也可以说它增加的诊断的难度。
当然可以从应用层说，设计在特定应用下测试的性能能满足我的要求，所以设计是成功的。对FPGA尤其如此，放宽对BER的要求就近似等价于放宽对各种参数的约束。
但由于物理层未必可靠，换个场景/换个平台，可能会出各种各样的问题。上层建筑光鲜，不意味着基础是牢靠的；标准最终保证的是全场景的可用性、性能以及互联互通。
对USB SS来说，高性能的收发器，优质的链路训练和校正算法，可以补偿布局布线带来的信号完整性的影响。
但当收发器、链路不好的时候，宏观上看到的就是硬件的不兼容；尽管实际上他们在参考设计上都是过了USB IF的认证的。 楼主 niu X！ 如果楼主用PADS应该会容易 些，自己计算好参数，直接输入就行了，拉的时候自动一起拉，也可以在PADS Router 里直接自动拉出。只要设置好参数就行。 学习了，顶楼主 dr2001 发表于 2014-11-28 13:51
我刚又测试了一下，FX3直接USB连在Intel的主板上。
这是lspci的信息:
呵呵，你运气比我运气好。我目前产品化就考虑加入一个USB3的HUB芯片，几块钱成本，能解决几乎所有问题。不是不能用，而是传输不起来，能听到不间断训练的声音（几KHz），每秒只能传几MB。FX3的1.3 SDK不稳定（可以说是极不稳定，很容易传输失败，特指传FFFFFFFF00000000模式，传别的很少挂过），所以我用的1.2的。1.2的确实对Intel原生3.0不兼容，但是稳定性大幅增加。Cypress的做法是牺牲稳定性获得兼容性。我这半年来就折腾FX3这东西了，见过的各种小毛病应该比你见过的多。 向楼主学习了!! 本帖最后由 dr2001 于 2014-11-28 17:26 编辑
wye11083 发表于 2014-11-28 16:39
呵呵，你运气比我运气好。我目前产品化就考虑加入一个USB3的HUB芯片，几块钱成本，能解决几乎所有问题。 ...
我们用的第一版芯片是FX3的工程样片……ES的……当时SDK要从FTP的特定目录里下，还没公开的……那时候Slave FIFO模块的一个状态机似乎都有问题……比这个没啥意思。
如果你非常确定的认为FX3的PHY和Intel的SS Root Hub PHY存在不兼容，建议联系CY的FAE确认一下；并且，看能否借一个官方的开发板跑一下测速的Demo。
当时对比过，自己做的样板效果就是比官方开发板差意思；当然，还有线材的事儿。
HW开发不是比运气……认真考虑、权衡每一个可能的细节并且尽量做好，在后期开发使用时会省非常多的精力。
当然，CY的PHY的水平确实不够高，和比较糙猛的PHY搭配会工作的比较好；但这并不是说阻抗控制什么的可以凑合了事，至少需要在知识能力和成本的约束下尽量做好，毕竟能允许的Margin是一定的，一处吃掉了，给别处留的就少了。 dr2001 发表于 2014-11-28 17:22
我们用的第一版芯片是FX3的工程样片……ES的……当时SDK要从FTP的特定目录里下，还没公开的……那时候Sla ...
呵呵，这倒是，余量吃光了，就容易不稳定了。我调试一个核心板花了不少时间，表现在负载一重就开始出错，找了好长时间才发现是供电部分线太细导致供电不足，飞线解决。有的是疏忽大意造成的。
我这有个官方的DVK，用的是ES芯片，上次找焊芯片的吹了片正式的，然后就不稳定了，所以扔一边了（虚焊，一按就好，这种0.8mm的小锡珠很难整，一不小心就虚焊了）。
据一个研究FX3很牛X的老外说，他在FX3使用1.3 SDK挂掉时，在EP0收到b EP81的包，然后过一会儿设备挂起。所以FX3肯定还是有不少问题的。我也是偶尔换了次1.2发现非常稳定，就改用1.2了。加个HUB芯片能解决几乎所有不稳定的问题。
不过，对一般电路设计而言，余量通常都是非常充分的，除非设计有问题，那个没整。 allegro画差分线一会就画一大片 学习了 哦哦！在我们公司这个layout不合格哦！你的数据线横穿了2.0排座，搞生产的要找你麻烦咯！ 不是很懂，我只知道差分线是2根紧挨着的并行线，但是一定要这样绕来绕去的吗？好像挺麻烦的。 差分线路还没有画过，学习了。 长见识了。学无止境。 llz 发表于 2014-11-29 00:11
哦哦！在我们公司这个layout不合格哦！你的数据线横穿了2.0排座，搞生产的要找你麻烦咯！ ...
这个怎么说呢？ cypress的板子吗 在画USB3.0，过来学习下，感谢各位大神分享 在画USB3.0，过来学习下，感谢各位大神分享 很漂亮啊！ AD有这个功能 mark ！ 用Allegro画，很方便的。 表示一般的画起来都费劲 没画过。 学习了谢谢 {:smile:},我还没用AD画过差分线呢，学习一下， 用原理图上设置差分走线，PCB上不是很好画么？ 学习了，很受益 正在搞 USB3 和 MIPI CSI 布线。
USB3 已经画过一版，效果不错，它的差分线比较容易画。
MIPI CSI 是第一次画，据说等长比阻抗匹配更要紧。有点担心。 貌似没必要走成蛇形线 樓主功力不錯喔 樓主功力不錯喔,學習了 讨论的热烈，学习了！ 这有啥好展示的呢？？？
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