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NJ8888
发表于 2014-11-12 22:10:58
今天碰到怪事,用FPGA做一组8位双向IO,部分管脚被拉低.
本帖最后由 NJ8888 于 2014-11-12 22:12 编辑
这些脚是还有VREF功能,我代码上当需要读入时,先输出ZZZZZZZZ高阻,但是有两个脚外部的高电平被拉低了,断开FPGA与外设的连线,电压是外部的高电平。后来只好换普通不带vref功能的IO。xilinx XC3S400片子
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