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atom100 发表于 2014-10-5 12:37:20

verilog的parameter参数，放一个文件里，不能include包含？

verilog的parameter参数，放一个文件里，不能通过include包含？
只能用想通过include 包含只能用 define？

cxhy 发表于 2014-10-5 13:01:54

当然可以，你试试include的时候用绝对路径

atom100 发表于 2014-10-5 19:42:35

我写了个 verilog的参数文件，用parameter定义的，但包含在另一个文件里的时候，提示 要用 systemverilog 才能这样用？

flyfox8 发表于 2014-11-12 11:41:51

将`include'"XXXX"放到模块内部就可以了，如：module xxxx(
                                                                     input i_clk,
                                                                     ...
                                                                              );
                                                               `include "xxxx"
                                                                ......
                                                            endmodule

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