xilinx的RAM综合问题（同步和异步）
always @(posedge clk)begin
if (we)
begin
ram <= di;
a_next <= a;
end
end
assign do = ram;
上面这样的，就是同步的，综合出来就是用BRAM来实现。
下面的，就是异步的，综合出来是LUT来实现。
always @(posedge clk)
begin
if (we)
begin
ram <= di;
end
end
assign do = ram;
请问第一段代码，为什么说它是同步的？我知道那个地址是同步的...
但是对于输出值do来说，都是直接根据地址选择数据，不知有何区别？
也就是说，两端代码之间就相差个地址寄存而已，为什么第二段代码不能用BRAM来实现？BRAM内部是怎么样的结构？
不知道表达清楚了没有？
第二例的 do 可能一直在变吧。
而第一例中do 的值仅会在we时变化一次，后面都是固定的值。 aozima 发表于 2014-9-28 22:43
第二例的 do 可能一直在变吧。
而第一例中do 的值仅会在we时变化一次，后面都是固定的值。 ...
这个我懂啊，但是为什么就不能用BRAM来实现...？ 阻塞与非阻塞你要认真看看 守望者2012 发表于 2014-11-10 23:33
阻塞与非阻塞你要认真看看
这跟阻塞和非阻塞有关系？ 第一个不应该是在we锁存address吧
7802848 发表于 2014-11-11 09:05
第一个不应该是在we锁存address吧
这个在xilinx的资料上复制出来的... 第一种do是clk时钟域下的load.属于同步时序逻辑。同步是相对对clk说的。
第二种do和clk完全没关系,是组合逻辑。 本帖最后由 McuPlayer 于 2014-11-13 01:36 编辑
你用的bram是单端口的，意味着某一时刻只能一个addr，而addr在clk的时候要更新，所以你你看到的永远是旧的addr对应的数据
当然，你可以使用双端口RAM的方式，读写的addr错位也不要紧
强烈建议直接使用BRAM Primitive做，不要叫编译器自动去选择BRAM还是DRAM
当然，记忆Primitive是很恼火的事情，其实Xilinx的ISE和Altera的QuarterII都提供相应的Wizard来做这个，点点鼠标而已 In latch mode, the read operation uses one clock edge. The read address is registered on the
read port, and the stored data is loaded into the output latches after the RAM access time.
When using the output register, the read operation will take one extra latency cycle to
arrive at the output.
看xilinx的手册，我的猜测是，主要是第二种方式不符合BRAM的工作方式，所以没有 办法综合成BRAM吧。 而第一种方式是和手册上说的，BRAM的工作方式一致。
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