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chenchaoting 发表于 2014-9-21 17:52:15

verilog 1.25分频实现，只能使用逻辑电路

verilog 1.25分频实现，只能使用逻辑电路。不能使用IP核

aozima 发表于 2014-9-21 18:54:31

不考虑输出的质量的话，每数5个时钟就暂停1个时钟.

chenchaoting 发表于 2014-9-21 18:59:30

波形要大致均匀

McuPlayer 发表于 2014-9-21 18:59:40

如果对相位无要求，楼上是个好办法
倍频要上锁相环

wx85105157 发表于 2014-10-11 21:57:26

你这个输入的频率一直稳定不？

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