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路人甲被注册了 发表于 2014-9-15 17:36:13

Verilog 和VHDL能不能混编。

ISE14环境下。
比如vhdl调用Verilog的模块。
怎么用？

hell-prototypes 发表于 2014-9-15 17:49:47

貌似不行哦

路人甲被注册了 发表于 2014-9-15 17:58:07

hell-prototypes 发表于 2014-9-15 17:49
貌似不行哦

有没有办法混的编。。。

Nuker 发表于 2014-9-15 18:28:33

一定可以的

zkf0100007 发表于 2014-9-15 18:30:35

必须是可以的

wang110 发表于 2014-9-15 18:44:04

可以的   

Nuker 发表于 2014-9-15 18:55:14

本帖最后由 Nuker 于 2014-9-15 19:04 编辑

ISE_DS\ISE\ISEexamples目录下面有实例, 其中好几个都是原理图/Verilog/VHDL混编的 (话说Discuz对HTML粘贴太不友好了)

                                                                              
   SampleProject Name   Project_Description   Source Type   TargetDevice   UCF   XST   Synplify   Precision   CORE Gen
   edif_flow   Sample EDIF Flow project   EDIF   3S700A   Y   N/A   N/A   N/A   N/A
   flash   Hierarchical Schematic project   Sch/VHDL/Verilog   4VLX15   N   Y   N (1)   Y   N
   freqm   Frequency Meter    Schematic/VHDL   3S100E   N   Y   N (1)   Y   N
   gold_code_ver_217   XAPP 217: Gold Code Generator   Verilog   3S250E   N   Y   Y   Y   N
   gold_code_vhd_217   XAPP 217: Gold Code Generator   VHDL   3S250E   N   Y   Y   Y   N
   jc2_sch   Bidirectional 4-bit Johnson Counter with Stop Control   Schematic   9572XL   Y   Y   N (1)   Y   N
   jc2_sver   Bidirectional 4-bit Johnson Counter with Stop Control   Schematic/Verilog   9572XL   Y   Y   N (1)   Y   N
   jc2_svhd   Bidirectional 4-bit Johnson Counter with Stop Control   Schematic/VHDL   9572XL   Y   Y   N (1)   Y   N
   jc2_ver   Bidirectional 4-bit Johnson Counter with Stop Control   Verilog   9572XL   Y   Y   Y   Y   N
   jc2_vhd   Bidirectional 4-bit Johnson Counter with Stop Control   VHDL   9572XL   Y   Y   Y   Y   N
   pn_gen_ver_211   XAPP 211: PN Generator using Virtex SRL Macro   Verilog   5VLX50   N   Y   Y   Y   N
   pn_gen_vhd_211   XAPP 211: PN Generator using Virtex SRL Macro   VHDL   5VLX50   N   Y   Y   Y   N
   pong   Pong game control for 3S200 Demo Board   Sch/VHDL/Verilog   3s200   N   Y   N (1)   Y   N
   sdram_ver_134   XAPP 134: SDRAM Controller   Verilog   4VSX25   Y   Y   Y   Y   N
   sdram_vhd_134   XAPP 134: SDRAM Controller   VHDL   4VSX25   Y   Y   Y   Y   N
   watch_sc   Stopwatch Design for Tutorial   Schematic/VHDL   3S100E   N   Y   N (1)   Y   Y
   watch_sc_cr2   Stopwatch Design for Tutorial   Schematic/VHDL   2C128   N   Y   N (1)   N (2)   N
   watchver   Stopwatch Design for Tutorial   Verilog   3S100E   N   Y   Y   Y   Y
   watchver_cr2   Stopwatch Design for Tutorial   Verilog   2C128   N   Y   Y   N (2)   N
   watchvhd   Stopwatch Design for Tutorial   VHDL   3S100E   N   Y   Y   Y   Y
   watchvhd_cr2   Stopwatch Design for Tutorial   VHDL   2C128   N   Y   Y   N (2)   N
   wave_gen_ver_s6   ArbitraryProgrammable Wave Generator w/ RS-232 UART interface   Verilog   6SLX45T   Y   Y   Y   Y   Y
   wave_gen_ver_v6   ArbitraryProgrammable Wave Generator w/ RS-232 UART interface   Verilog   6VLX75T   Y   Y   Y   Y   Y
   wave_gen_vhd_s6   ArbitraryProgrammable Wave Generator w/ RS-232 UART interface   VHDL   6SLX45T   Y   Y   Y   Y   Y
   wave_gen_vhd_v6   ArbitraryProgrammable Wave Generator w/ RS-232 UART interface   VHDL   6VLX75T   Y   Y   Y   Y   Y
1. The Synplify synthesis integrated flow is not available for designs containing schematic source files.
2. Precision Snthesis does not support the CoolRunnerII dual edge clocking.

lanliang714 发表于 2014-9-15 19:33:18

就按vhdl的方式例化就行

cxhy 发表于 2014-9-15 19:35:58

在verilog里面调用过vhdl的模块。完全没问题啊。

klxx68 发表于 2014-9-15 19:50:41

没这样用过，可以吗？

cyzc2008 发表于 2014-9-15 19:56:06

模块化，应该可以吧

zzj0329 发表于 2014-9-15 19:58:50

不同模块可以，同一模块貌似不行吧

mobile02 发表于 2014-9-15 20:39:39

好像不能放在同一个档案内,必须使用专案方式 include 进来.

ccrt 发表于 2014-9-15 20:51:09

模块调用必须可以

not_at_all 发表于 2014-9-15 20:54:27

这样做真的是自找麻烦

winkle 发表于 2014-9-16 18:08:24

功能模块需要使用单一描述语言; 工程中可以例化.

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