论坛首页 › FPGA › CPLD用原理图方法，计数，计数到24低电平，计数到36高电平

woshigeshuai 发表于 2014-9-11 16:55:30

CPLD用原理图方法，计数，计数到24低电平，计数到36高电平

      如题，我现在用的是MAX+PLUS2，画原理图的方式。想实现计数器，IO口A低电平启动计数，IO口B输出高电平。计数到24，IO口B输出低电平，然后一直低电平。计数到36，IO口B输出高电平，请数值清0。这样效果。
   
    没什么经验，脑子里也没什么好思路。。往高手指点一下

zkf0100007 发表于 2014-9-11 18:38:45

你首先得写一个模36的计数器，然后就简单了，判断一下当前计数值，再控制IO状态就行

易尘 发表于 2014-9-11 18:45:07

怎么不直接用cpld然后Verilog编程

eva015401 发表于 2014-9-11 18:49:55

用个最便宜或者体积最小的CPLD写一个不就好了？

wang110 发表于 2014-9-11 18:54:11

用原理图比较麻烦，语言描述简单多了

xuyaqi 发表于 2014-9-11 19:05:25

先画时序图再选74163，多输入与门，或门输出到b

RAMILE 发表于 2014-9-11 19:06:26

闲着没事，花了几分钟画了出来，核心是一个单稳态电路

计数器是mode36的

woshigeshuai 发表于 2014-9-11 19:58:39

RAMILE 发表于 2014-9-11 19:06
闲着没事，花了几分钟画了出来，核心是一个单稳态电路

计数器是mode36的

大侠，counter的cout，计数器没溢出的时候应该是低电平，低电平会让前面那个DFF的Q也输出低电平，这样计数器也不工作了呀。。不知道我说的对不对。。。。

RAMILE 发表于 2014-9-11 20:01:16

本帖最后由 RAMILE 于 2014-9-11 20:02 编辑

woshigeshuai 发表于 2014-9-11 19:58
大侠，counter的cout，计数器没溢出的时候应该是低电平，低电平会让前面那个DFF的Q也输出低电平，这样计 ...

少加个反相器，我搞错了

RAMILE 发表于 2014-9-11 20:09:05

另外，把Dff的输入端加个高电平，这根线也忘了画了

linjpxt 发表于 2014-9-11 22:33:42

做个十二计数器，再做个三计数器，判断三计数输出是不是10则输出1

查看完整版本: CPLD用原理图方法，计数，计数到24低电平，计数到36高电平