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atom100 发表于 2014-8-28 20:34:32

verilog 模块中定义变量 output signal1,还需要在定义wire吗？

verilog 模块中定义变量 outputsignal1,还需要在定义wire    signal1吗？
看到有些代码这样写，感觉没必要啊 ？！

dhbighead 发表于 2014-8-28 20:55:50

不用。
input output 都是wire型

cxhy 发表于 2014-8-28 21:58:51

这样定义是没有问题的，不这样做也是没有问题的。不过有时候有的output信号是reg型的变量，而直接把reg或者wire型变量一起声明的话有的编译器又不认这种写法，所以在后面这样写仅仅是区别于相应的reg型变量而已。

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