altera的CPLD芯片模块连线也占用LE资源?
各位朋友:最近在设计一个CPLD的小项目,采用模块化设计,各个模块分别设计好了,然后使用一个顶层模块调用各个子模块!各个子模块单独功能测试编译后统计了单独占用的LE资源情况,然后在顶层模块中调用各个模块,全部进行编译后发现LE增加了一倍之多,进行代码分析查找后发现,是调用模块时传进的参数的原因,也就是如果断掉模块的一些连线(调用时将部分入口参数设置为常量)重新编译后,使用的LE资源又非常少,这种情况各位大侠遇到过吗?是不是altera的CPLD芯片连线资源也采用LE来实现的?如果真是这样,一个CPLD芯片的资源浪费不是很严重?初学者不太理解这个LE资源的分配,请大侠指导,模块化设计如何优化LE的使用!
怎么听着像是个搞软件的在搞CPLD 新手请指教,谢谢,以前没搞过CPLD {:sweat:}各个模块连起来也是要线连的啊,当然要占用资源了 reg都要的 搬凳子听讲课。 是不是该用verilogC或Verilog system实现重用或继承会好一些 这样的连线占用的LE数量有点大,芯片内部的资源有限,那么如果CPLD或FPGA选型时岂不是很难选择LE的大小来满足设计要求,不知道连线到底要占多少资源?所有的设计全部做完编译后才能选型?是这样吗? 楼主的子模块有没有重用?就是一个子模块被调用两次或以上?如果有的话从第二次开始每多一次就相当于多了一个的子模块的le。除非你这个子模块可以分时复用。 一个人花100块,两个人肯定不止花200块 模块没有重用,我再查查官方资料吧 输入接固定值,有些逻辑会被优化掉,当然占用资源就少了。
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