求助:verilog编写程序,如何使两模块的信号同时输出?
问题:输入信号同时输入到模块A和模块B中,模块A和模块B使用相同的时钟,由于模块A的运行时间是1个时钟周期,模块B的运行时间是10个时钟周期,如何使输出信号A和输出信号B同时输出到模块C中?
寄存输出信号A,当输出信号B时产生标志信号,将信号A和B送入C A的结果 delay 9 个周期就行了 跨时钟域?最好用fifo再一起发送,否则单独的delay一旦出错后面全错了 zzj0329 发表于 2014-7-23 15:40
跨时钟域?最好用fifo再一起发送,否则单独的delay一旦出错后面全错了
“模块A和模块B使用相同的时钟”
如果C也用相同时钟就没事
如果不是就只能走FIFO了 2L正解 zzj0329 发表于 2014-7-23 15:40
跨时钟域?最好用fifo再一起发送,否则单独的delay一旦出错后面全错了
时钟一样的,只是模块消耗的时钟周期不一样
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